提升耐压工艺窗口的超结器件制造技术

本发明专利技术提供一种提升耐压工艺窗口的超结器件，包括：半导体衬底；沉积于半导体衬底上的外延层，外延层包括第一半导体层及层叠于其上的第二半导体层，且第一半导体层的禁带宽度大于第二半导体层的禁带宽度；形成于外延层中的超结结构，超结结构包括至少一个第一导电类型的第一外延柱及至少一个第二导电类型的第二外延柱，第一外延柱与第二外延柱横向交替排布。通过采用具有夹层结构的外延层制备超结结构，由于下层的禁带宽度大于上层的禁带宽度，当超结结构在中部区域电场高于两端的电场时，由于第一半导体层的临界电场大于第二半导体层的临界电场，可以保证中部区域不提前击穿，从而可以在保证超结结构的高耐压下扩大耐压工艺窗口。工艺窗口。工艺窗口。

【技术实现步骤摘要】
提升耐压工艺窗口的超结器件


[0001]本专利技术涉及半导体功率器件结构
，特别是涉及一种提升耐压工艺窗口的超结器件。

技术介绍

[0002]超结（Super Junction）结构是基于电荷平衡技术采用交替的PN结结构取代单一导电类型材料作为漂移区，在漂移区引入横向电场，使得器件漂移区在较小的关断电压下即可完全耗尽，击穿电压仅与耗尽层厚度及临界电场有关。因此，在相同耐压条件下，超结结构漂移区的掺杂浓度可以提高一个数量级，大大降低了导通电阻。
[0003]超结结构能够实现较高的击穿电压关键在于P区域和N区域的电荷平衡，当P区域和N区域的电荷平衡时超结结构可以得到较高的击穿电压，而当P区域和N区域的电荷失去平衡，则会导致击穿电压迅速降低。然而，在实际的工艺制备过程中，很难做到电荷平衡的P区域和N区域。目前常采用通过控制超结沟槽倾斜角或渐变掺杂分布梯度，抬升超结结构中部区域的电场，使超结结构两端区域的电场降低，以达到扩展器件耐压工艺窗口的效果，但是由于超结结构中部区域的过强电场也会导致器件更易击穿，导致器件耐压的降低。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种提升耐压工艺窗口的超结器件，用于解决现有技术中超结结构由于中部区域的过强电场会使器件更易击穿，导致耐压降低等的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种提升耐压工艺窗口的超结器件，所述超结器件包括：半导体衬底；沉积于所述半导体衬底上的外延层，所述外延层包括第一半导体层及层叠于其上的第二半导体层，且所述第一半导体层的禁带宽度大于所述第二半导体层的禁带宽度；形成于所述外延层中的超结结构，所述超结结构包括至少一个第一导电类型的第一外延柱及至少一个第二导电类型的第二外延柱，所述第一外延柱与所述第二外延柱横向交替排布，且所述超结结构沿所述第二半导体层上表面向下至少延伸至所述第一半导体层的下表面，其中，所述第一导电类型与所述第二导电类型相反。
[0006]可选地，所述半导体衬底为硅衬底，所述第一半导体层的材料为碳化硅或金刚石，所述第二半导体层的材料为硅。
[0007]进一步地，所述第一半导体层的厚度大于所述第二半导体层的厚度。
[0008]可选地，所述外延层还包括位于所述第一半导体层下表面的第三半导体层，且所述超结结构沿所述第二半导体层上表面向下延伸至所述第三半导体层的下表面，所述第一半导体层的禁带宽度大于所述第三半导体层的禁带宽度。
[0009]进一步地，所述半导体衬底为硅衬底，所述第一半导体层的材料为碳化硅或金刚
石，所述第二半导体层的材料为硅，所述第三半导体层的材料为硅。
[0010]进一步地，所述第一半导体层的厚度大于所述第二半导体层的厚度，且大于所述第三半导体层的厚度。
[0011]可选地，所述第一外延柱及所述第二外延柱为互补的倾斜柱。
[0012]可选地，所述第一导电类型为N型或P型，所述第二导电类型为P型或N型。
[0013]可选地，所述超结器件应用于超结二极管器件中，或IGBT中，或VDMOS中。
[0014]如上所述，本专利技术的提升耐压工艺窗口的超结器件，通过采用具有夹层结构的外延层制备超结结构，由于下层的第一半导体层的禁带宽度大于上层的第二半导体层的禁带宽度，从而可提高第一半导体层所在区域的临界电场，当超结结构在中部区域电场高于两端的电场时，由于第一半导体层的临界电场大于第二半导体层的临界电场，可以保证中部区域不提前击穿，从而可以在保证超结结构的高耐压下扩大耐压工艺窗口。
附图说明
[0015]图1显示为现有技术中超结沟槽未倾斜的超结结构及其位置与电场的分布示意图。
[0016]图2显示为现有技术中超结沟槽倾斜的超结结构及其位置与电场的分布示意图。
[0017]图3显示为本专利技术一示例的提升耐压工艺窗口的超结器件结构示意图。
[0018]图4显示为本专利技术另一示例的提升耐压工艺窗口的超结器件及其位置与电场的分布结构示意图。
[0019]图5显示为现有技术中超结沟槽倾斜的超结结构及其位置与电场的分布示意图，其中超结结构所在的外延层材料为硅。
[0020]元件标号说明10
‑
半导体衬底，11
‑
外延层，111
‑
第一半导体层，112
‑
第二半导体层，113
‑
第三半导体层，121
‑
第一外延柱，122
‑
第二外延柱，13
‑ꢀ
P型区，14
‑
金属引出层。
具体实施方式
[0021]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0022]请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，且其组件布局型态也可能更为复杂。
[0023]如
技术介绍
中所述，超结结构是基于电荷平衡技术形成的耐高压器件，如图1所示，当超结结构中的所有P区域和所有N区域的电荷平衡时，超结结构可以得到很高的击穿电压Vb。而在实际工艺中很难做到P区域和N区域之间电荷的平衡，为了避免该非平衡导致击穿电压的迅速降低，目前常采用将超结结构的沟槽设置为倾斜槽，如图2所示，将超结沟槽设置为θ角的倾斜，将超结结构中部区域的电场抬升，使超结结构上下两端区域的电场降
低，以达到扩展器件耐压工艺窗口的效果；另外还可通过将超结结构从上向下设置为渐变掺杂分布梯度，例如，P柱掺杂上高下低，N柱掺杂上低下高，也可以将超结结构中部区域的电场抬升，使超结结构上下两端区域的电场降低。虽然通过将中部区域的电场抬升可以达到扩展器件耐压工艺窗口的效果，但是中部区域的过强电场也会导致器件更易击穿，拉低器件的耐压性能。
[0024]基于以上问题，专利技术人从如何提高中部区域的耐压性能的角度出发，提出一种提升耐压工艺窗口的超结器件，在保证器件高耐压下扩大器件的耐压工艺窗口。这里的耐压工艺窗口指的是，定义超结器件中P柱与N柱内部的电荷总量比为电荷非平衡度，当P柱/N柱内部电荷总量相等，即电荷平衡时，器件可取得最高的击穿电压BVmax，如此，耐压工艺窗口可表述为器件耐压值可维持在BVmax~预设百分比*BVmax范围内的电荷非平衡度的范围。
[0025]如图3所示，本实施例提出的提升耐压工艺窗口的超结器件包括：半导体衬底10；沉积于所述半导体衬底10上的外延层11，所述外延层11包括第一半导体层111及层叠于其上的第二半导体层112，且所述第一半导体层111本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提升耐压工艺窗口的超结器件，其特征在于，所述超结器件包括：半导体衬底；沉积于所述半导体衬底上的外延层，所述外延层包括第一半导体层及层叠于其上的第二半导体层，且所述第一半导体层的禁带宽度大于所述第二半导体层的禁带宽度；形成于所述外延层中的超结结构，所述超结结构包括至少一个第一导电类型的第一外延柱及至少一个第二导电类型的第二外延柱，所述第一外延柱与所述第二外延柱横向交替排布，且所述超结结构沿所述第二半导体层上表面向下至少延伸至所述第一半导体层的下表面，其中，所述第一导电类型与所述第二导电类型相反。2.根据权利要求1所述的提升耐压工艺窗口的超结器件，其特征在于：所述半导体衬底为硅衬底，所述第一半导体层的材料为碳化硅或金刚石，所述第二半导体层的材料为硅。3.根据权利要求2所述的提升耐压工艺窗口的超结器件，其特征在于：所述第一半导体层的厚度大于所述第二半导体层的厚度。4.根据权利要求1所述的提升耐压工艺窗口的超结器件，其特征在于：所述外延层还包括位于所述第一...

【专利技术属性】
技术研发人员：李吕强，陈辉，王加坤，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：