形成具有不同绝缘侧壁隔离物的存储器电路的方法技术

本发明专利技术包含形成存储器电路的方法。在一个实施方案中，提供衬底（１２），其具有存储器阵列电路区域（１４）和外围电路区域（１６）。所述存储器阵列电路区域包括具有第一最小线间距（Ｄ１）的晶体管栅极线（１５）。所述外围电路区域包括具有第二最小线间距（Ｄ２）的晶体管栅极线（１７），所述第二最小线间距大于所述第一最小线间距。在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物（４０）之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物（３４）。涵盖其它方面和实施方案。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及形成存储器电路的方法。技术背景集成电路的制造涉及在衬底上形成导电线。此类导电线用于连接到装置组件或与装 置组件连接。 一种类型的集成电路是存储器电路。存储器电路通常包含存储器阵列电路 区域，其中严格按照光刻或其它处理所允许而制造存储装置以便节省晶片空间。存储器 电路通常还包含外围电路，其中间距要求不如在存储器阵列中那样最重要。因此在许多 情况下，外围电路区域中的装置相对于存储器阵列电路区域中的装置通常间隔得更远。晶体管栅极线通常用于存储器电路和外围电路中。此类线通常包含使晶体管栅极线 的侧部电绝缘的侧壁隔离物。通常通过在衬底上形成绝缘材料层并对所述层进行各向异 性蚀刻以在晶体管栅极线的侧壁附近留下空间，来提供此类隔离物。隔离物在存储器阵列内的横向宽度随着邻近的晶体管栅极线之间的距离减小而持 续变薄。此外，在一些情况下，例如单晶硅等外延半导电材料从下伏的衬底材料处生长， 作为存储器阵列区域内以及外围电路区域中形成的晶体管的源极/漏极区的一部分。这种 生长通常经优化以用于存储器阵列电路性能，且要求相对于外围电路修改工艺，以在外 围电路阵列中实现所需的操作电路。此外，隔离物宽度在存储器阵列电路区域内的减小不合需要地导致隔离物与晶体管 栅极之间的寄生电容增加。这可能不利地影响个别晶体管的速度和/或其它性能特征。通 过减小一对导体之间的电介质的厚度和/或通过增加此类导体之间的介电材料的介电常 数k，而使寄生电容增加或最大化。将需要开发另外的方法，其实现以与在外围电路 区域内形成此类隔离物不同或分离的方式，优化存储器阵列电路区域内的晶体管栅极线 上的经各向异性蚀刻的隔离物宽度。虽然本专利技术的动机在于解决上文识别的问题，但其绝不限于此。本专利技术仅受以书面 形式表达的所附权利要求书限制，而不解释性地或另外限定性地参考说明书，且符合等 效物的原则。
技术实现思路
本专利技术包含形成存储器电路的方法。在一个实施方案中，提供衬底，其具有存储器阵列电路区域和外围电路区域。所述存储器阵列电路区域包括具有第一最小线间距的晶 体管栅极线。所述外围电路区域包括具有第二最小线间距的晶体管栅极线，所述第二最 小线间距大于所述第一最小线间距。在所述存储器阵列区域内的所述晶体管栅极线中的 个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在所述外围电路区域内 的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物。在一个实施方案中，在外围电路区域内的晶体管栅极线上而不在存储器阵列电路区 域内的晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时，掩蔽存 储器阵列电路区域内的晶体管栅极线之间的所述空间。并且，在存储器阵列电路区域内 的晶体管栅极线上而不在外围电路区域内的晶体管栅极线之间的空间内形成各向异性 蚀刻的绝缘侧壁隔离物的同时，掩蔽外围电路区域内的晶体管栅极线之间的所述空间。在一个实施方案中，在存储器阵列电路区域内的晶体管栅极线之间的空间内，而不 在外围电路区域内的晶体管栅极线之间的空间内，形成包括外延生长的半导电材料的升 高源极/漏极区。在一个实施方案中，在存储器阵列电路区域和外围电路区域内的晶体管栅极线上形 成第一绝缘隔离物材料。在第一绝缘隔离物材料上以及存储器阵列电路区域和外围电路 区域内的晶体管栅极线上形成第二绝缘隔离物材料。可相对于第一绝缘隔离物材料选择 性地蚀刻第二绝缘隔离物材料。第二绝缘隔离物材料填充存储器阵列电路区域内的晶体 管栅极线之间的空间，而不填充外围电路区域内的晶体管栅极线之间的空间。相对于第 一绝缘隔离物材料选择性地各向异性蚀刻第二绝缘隔离物材料，以在外围电路区域内的 所述晶体管栅极线中的个别者的相对侧壁上有效地形成绝缘侧壁隔离物。在外围电路区 域内形成侧壁隔离物之后，相对于存储器阵列电路区域内的第一绝缘隔离物材料选择性 地蚀刻第二绝缘隔离物材料，同时掩蔽外围电路区域内的所述侧壁隔离物。各向异性蚀 刻第一绝缘隔离物材料，以在存储器阵列电路区域内的所述晶体管栅极线中的个别者的 相对侧壁上有效地形成绝缘侧壁隔离物。涵盖其它方面和实施方案。 附图说明下文参看以下附图描述本专利技术的优选实施例。图1是根据本专利技术的一方面的处理中的衬底片段的图解描绘。图2是图1所描绘的步骤之后的处理步骤时图1衬底片段的视图。图3是图2所描绘的步骤之后的处理步骤时图2衬底片段的视图。图4是图3所描绘的步骤之后的处理步骤时图3衬底片段的视图。 图5是图4所描绘的步骤之后的处理步骤时图4衬底片段的视图。 图6是图5所描绘的步骤之后的处理步骤时图5衬底片段的视图。 图7是图6所描绘的步骤之后的处理步骤时图6衬底片段的视图。 图8是图7所描绘的步骤之后的处理步骤时图7衬底片段的视图。 图9是图8所描绘的步骤之后的处理步骤时图8衬底片段的视图。 图IO是图9所描绘的步骤之后的处理步骤时图9衬底片段的视图。 图11是图IO所描绘的步骤之后的处理步骤时图IO衬底片段的视图。 图12是根据本专利技术各方面的衬底处理的视图。 图13是说明本专利技术的示范性应用的计算机的图解视图。 图14是展示图15计算机的母板的特定特征的框图。 图15是根据本专利技术的示范性方面的电子系统的高级框图。 图16是根据本专利技术的一方面的示范性电子系统的简化框图。具体实施方式参看图l-16描述形成存储器电路的各种方法的示范性优选实施例。参看图1，处理 中的半导体晶片片段一般以参考标号IO指示且包含半导电衬底12。在本文件的上下文 中，术语半导体衬底或半导电衬底定义为表示包括半导电材料的任何构造，包 含(但不限于)例如半导电晶片的块状半导电材料(以单独或其上包括其它材料的组合 件的形式)和半导电材料层(以单独或包括其它材料的组合件的形式)。术语衬底 是指任何支撑结构，包含(但不限于)上文描述的半导电衬底。衬底12的示范性优选 半导电材料是块状单晶硅，但当然涵盖其它衬底，例如绝缘体上半导体衬底。所说明的衬底12包含存储器阵列电路区域14和外围电路区域16。在一个优选实施 方案中，所制造的存储器电路包括DRAM电路。存储器阵列电路区域描绘为包括具有 第一最小线间距Di的某多个晶体管栅极线15。外围电路区域描绘为包括具有第二最小 线间距D2的某多个晶体管栅极线17，第二最小线间距D2大于第一最小线间距D当 代处理中的典型线间距Di为780埃，且当然预期在下一代处理中会减小。针对当代Di 780埃线间距的示范性D2线间距为1,500埃到2,000埃。可认为个别晶体管栅极线15和 17具有侧壁19。所说明的晶体管栅极线15和17描绘为形成在栅极介电层18上，例如具有20埃到 70埃的厚度的二氧化硅上。仅举例来说，栅极线15和17还描绘为包括导电掺杂的半导电材料区20(即，多晶硅)、较大导电性区22(即，耐火金属和耐火金属硅化物中的一 者或两者)和上覆绝缘罩24 (即，氮化硅和二氧化硅中的一者或两者)。形成所描绘的 晶体管栅极线构造15和17的示范性优选方式是通过光刻图案化和蚀刻，但当然涵盖不 管是现有还是仍待开发的任何其它方式。在一个示范性优选实施例中，进行本专利技术的处 理所相对的晶体管栅极线没有浮动栅极，且(例如)其中所描绘的栅极线包括由层20 和22形成本文档来自技高网...

【技术保护点】
一种形成存储器电路的方法，其包括：提供衬底，所述衬底具有存储器阵列电路区域和外围电路区域，所述存储器阵列电路区域包括具有第一最小线间距的晶体管栅极线，所述外围电路区域包括具有第二最小线间距的晶体管栅极线，所述第二最小线间距大于所述第一最小线间距；以及在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物。

【技术特征摘要】
【国外来华专利技术】US 2005-8-2 11/196,0511.一种形成存储器电路的方法，其包括提供衬底，所述衬底具有存储器阵列电路区域和外围电路区域，所述存储器阵列电路区域包括具有第一最小线间距的晶体管栅极线，所述外围电路区域包括具有第二最小线间距的晶体管栅极线，所述第二最小线间距大于所述第一最小线间距；以及在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物。2. 根据权利要求1所述的方法，其中所述存储器电路包括DRAM电路。3. 根据权利要求1所述的方法，其中所述存储器阵列电路区域内的所述晶体管栅极线 没有浮动栅极。4. 根据权利要求1所述的方法，其中所述存储器阵列电路区域内的所述绝缘侧壁隔离 物包括氮化硅、氧化铝和氧化铪中的至少一者。5. 根据权利要求1所述的方法，其中所述外围电路区域内的所述绝缘侧壁隔离物包括 未掺杂的二氧化硅。6. 根据权利要求5所述的方法，其中所述存储器阵列电路区域内的所述绝缘侧壁隔离 物包括氮化硅、氧化铝和氧化铪中的至少一者。7. 根据权利要求1所述的方法，其中所述外围电路区域内的所述绝缘侧壁隔离物具有 最大宽度，所述最大宽度大于所述存储器阵列电路区域内的所述绝缘侧壁隔离物的 最大宽度。8. 根据权利要求1所述的方法，其包括在所述外围电路区域内形成所述绝缘侧壁隔离 物并在所述存储器阵列电路区域内形成所述绝缘侧壁隔离物之后，在邻近于所述存 储器阵列电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料。9. 根据权利要求1所述的方法，其包括在所述外围电路区域内形成所述绝缘侧壁隔离 物并在所述存储器阵列电路区域内形成所述绝缘侧壁隔离物之后，在邻近于所述存 储器阵列电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料，而不在邻近于 所述外围电路区域内的所述绝缘侧壁隔离物处外延生长半导电材料。10. —种形成存储器电路的方法，其包括提供衬底，所述衬底具有存储器阵列电路区域和外围电路区域，所述存储器阵列电路区域包括具有第一最小线间距的晶体管栅极线，所述外围电路区域包括具有第 二最小线间距的晶体管栅极线，所述第二最小线间距大于所述第一最小线间距；在所述外围电路区域内的所述晶体管栅极线上而不在所述存储器阵列电路区域 内的所述晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时， 掩蔽所述存储器阵列电路区域内的所述晶体管栅极线之间的所述空间；以及在所述存储器阵列电路区域内的所述晶体管栅极线上而不在所述外围电路区域 内的所述晶体管栅极线之间的空间内形成各向异性蚀刻的绝缘侧壁隔离物的同时， 掩蔽所述外围电路区域内的所述晶体管栅极线之间的所述空间。11. 根据权利要求10所述的方法，其中所述存储器阵列电路区域内的所述掩蔽包括使 用一从其中各向异性蚀刻所述外围电路区域中的所述绝缘侧壁隔离物的层作为掩模。12. 根据权利要求IO所述的方法，其中所述存储器阵列电路区域内的所述掩蔽包括 使用一从其中各向异性蚀刻所述外围电路区域中的所述绝缘侧壁隔离物的层作为 掩...

【专利技术属性】
技术研发人员：库诺R派瑞克，苏拉吉马修，史蒂夫科尔，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]