像素结构与其中的晶体管及其制造方法技术

本发明专利技术提供一种像素结构与其中的晶体管以及其制造方法，该方法至少包括：沉积第一导体层、绝缘层、第一半导体层、接触层并进行第一道掩模工艺，以形成晶体管区、扫描配线区、数据配线区、交错区以及像素电极区；进行第二道掩模工艺，使扫描配线区中的第一导体层至少部分暴露于外。在晶体管区、扫描配线区、数据配线区、交错区以及像素电极区之上依序沉积透明导电层以及第二导体层，其中第二导体层位于透明导电层之上。接着，进行第三道掩模工艺，使晶体管区形成晶体管的栅极、栅极绝缘层、通道层、欧姆接触层以及源极／漏极，其中通道层部分暴露于外。

【技术实现步骤摘要】

本专利技术涉及一种液晶显示装置面板中的像素结构及其制造方法；具体而 言，本专利技术涉及一种像素结构中的晶体管结构及其制造方法。
技术介绍
显示面板及使用显示面板的面板显示装置已渐渐成为各类显示装置的 主流。例如各式面板显示屏、家用的平面电视、个人计算机及膝上型计算机 的平板型监视器、移动电话及数字相机的显示屏等，均为大量使用显示面板 的产品。尤其，薄膜晶体管液晶显示面板(TFTLCD)为目前被广泛使用的# 口广口n o一般而言，提高开口率(aperture ratio)是薄膜晶体管液晶显示面板的 工艺的改良研究中所欲达到的重要目标之一。高开口率指高透光比率，也就 是能让光源可以更充分、更有效地投射出来而减少光源消耗在薄膜晶体管液 晶板上面的比例。依照目前的技术发展，我们得知，液晶面板中像素阵列的 平坦化工艺，可减少因不平坦的像素结构而产生的漏光，进而有效提高开口 率；目前所应用的像素阵列平坦化工艺，需要至少五道至六道的掩模来进行 曝光与蚀刻。然而，四道至六道掩模工艺相当复杂，且所费的成本很高。由于市场竞争激烈，液晶显示面板的制造业者针对液晶显示面板的工艺 技术不断更新研发的同时，亦要求更具效率且更节省成本的工艺技术。因此， 如何减少掩模次数以完成平坦化工艺，同时减低成本并降低工艺的困难度， 成为液晶显示面板工艺中值得探讨的课题。
技术实现思路
本专利技术的一个目的是提供一种液晶显示装置面板中的像素结构及其制 造方法，该方法可降低成本与工艺困难度。本专利技术的另一目的是提供一种像素结构中的晶体管及其制造方法，该方法可减少掩模次数。为实现上述目的，本专利技术提供一种像素结构的制造方法，包括提供一 基板，该基板具有一晶体管区、 一扫瞄配线区、 一数据配线区、 一交错区以 及一像素电极区；在该基板上依序沉积一第一导体层、 一绝缘层、 一第一半 导体层以及一接触层以构成一堆栈沉积层；进行第一道掩模工艺，以图案化 该堆栈沉积层，以形成多个堆栈沉积层，所述多个堆栈沉积层分别对应于该 基板上的该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素 电极区；在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像 素电极区上沉积一保护层；进行第二道掩模工艺，以图案化该保护层及所述 堆栈沉积层，使该扫瞄配线区中的该第一导体层部分暴露于外；移除部分 该保护层；在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该 像素电极区之上依序沉积一透明导电层以及一第二导体层，其中该第二导体 层位于该透明导电层之上；以及进行第三道掩模工艺，在该晶体管区形成一 晶体管，其中该晶体管包括一栅极、 一栅极绝缘层、 一通道层、 一欧姆接触 层以及一源极/漏极，其中该通道层部分暴露于外。本专利技术还提供一种晶体管的制造方法，包括提供一基板；在该基板上 依序沉积一第一导体层、 一绝缘层、 一第一半导体层、 一接触层以构成一堆 桟沉积层；进行第一道掩模工艺，以图案化该堆栈沉积层；在已图案化后的 该堆栈沉积层上沉积一保护层；进行第二道掩模工艺，以图案化该保护层； 在该基板上依序沉积一透明导电层以及一第二导体层，其中该第二导体层位 于该透明导电层之上；进行第三道掩模工艺以形成一晶体管，其中该晶体管 包括一栅极、 一栅极绝缘层、 一通道层、 一欧姆接触层以及一源极/漏极，其 中该通道层部分暴露于外。本专利技术的像素结构与其中晶体管及其制造方法，该方法至少包括提供 -基板，并在基板上依序沉积第一导体层、绝缘层、第一半导体层、接触层； 接着，进行第一道掩模工艺，使基板的晶体管区、扫瞄配线区、数据配线区、 交错区以及像素电极区中形成多个堆栈沉积层。尔后，在晶体管区、扫瞄配 线区、数据配线区、交错区以及像素电极区沉积保护层。进行第二道掩模工 艺，使扫瞄配线区中的一导体层至少部分暴露于外。沉积保护层并移除至少 部分保护层。在晶体管区、扫瞄配线区、数据配线区、交错区以及像素电极区之上依序沉积透明导电层以及第二导体层，其中第二导体层位于透明导电 层之上。接着，进行第三道掩模工艺，使晶体管区形成晶体管的栅极、栅极 绝缘层、通道层、欧姆接触层以及源极/漏极，其中通道层部分暴露于外。本专利技术还提供一种像素结构，包括 一扫瞄配线，设置于一基板上；一 晶体管，包括 一栅极，设置于该基板上，连接于该扫瞄配线； 一栅极绝缘 层，覆盖于该栅极； 一通道层，覆盖于该栅极绝缘层上，且该通道层至少部 分暴露于外； 一欧姆接触层，覆盖至少部分该通道层；以及一源极/漏极，位 于该晶体管的最上层； 一数据配线，设置于该基板上，与该扫瞄配线部分交 错； 一保护层，至少部分包围该扫瞄配线以及该晶体管； 一像素电极，覆盖 至少部分该扫瞄配线以及该数据配线，其中该晶体管的该源极/漏极至少部分 覆盖于该像素电极；以及一平坦层，填充于该扫瞄配线、该晶体管、该数据 配线以及该像素电极之间，以形成一平坦表面。本专利技术还提供一种晶体管结构，包括 一栅极； 一栅极绝缘层，覆盖于 该栅极； 一通道层，覆盖于该栅极绝缘层上，且该通道层至少部分暴露于外； --欧姆接触层，覆盖至少部分该通道层； 一透明导电层，覆盖至少部分该欧 姆接触层；以及一源极/漏极，覆盖至少部分该透明导电层。附图说明图1为本专利技术一实施例的制造像素结构方法的流程示意图； 图2a为堆栈沉积层完成的图2b为本专利技术实施例的像素结构的结构示意图； 图2c至图2h为图1的实施例中对应各步骤的像素结构示意图； 图3为本专利技术的另一实施例的制造像素结构的流程示意图；以及 图4a至图4d为图3的实施例中对应部分步骤的像素结构示意图c其中，附图标记说明如下10基板201扫瞄配线区 207晶体管区 221栅极26第一半导体层100像素结构 203数据配线区 209像素电极区 24绝缘层 261通道层20堆栈沉积层 205交错区 23第一导体层 241栅极绝缘层 28接触层281欧姆接触层32保护层 38第二导体层 50保护层 A-A'扫瞄配线区侧视剖面 C-C'交错区侧视剖面284第三导体层 36透明导电层 383漏极54回流层 B-B'数据配线区侧视剖面 D-D'晶体管区与像素电极区的侧剖面282第二半导体层 34平坦层 381源极52光致抗蚀剂层具体实施例方式本专利技术提供一种液晶显示装置面板中的像素结构及其制造方法，以及像 素结构中的薄膜晶体管结构以及其制造方法。本专利技术中的薄膜晶体管可例如 为非结晶硅薄膜晶体管(a-Si Thin-Film-Transistor， a-Si TFT)，或多硅薄膜 晶体管(p-SiTFT)，或者为其它类似的半导体电路组件。图1所示为本专利技术的实施例中制造像素结构100的流程示意图。步骤 1001中提供基板IO，该基板10上具有晶体管区207、扫瞄配线区201、数 据配线区203、交错区205以及像素电极区209 (图未示)。基板10优选为 玻璃所形成的玻璃基板；然而在不同实施例中，基板10还可采用由聚合物 所形成的聚合物基板，例如塑料基板。图2a为步骤1001完成后的示意图。 由图2a可见，基板10上依序沉积第一导体层22、绝缘层24、第一半导体 层26以及接触层28，以形成一堆栈沉积层20。举例而言，第一导体层22 的材质优选为钼(Mo)或铝(Al)的本文档来自技高网...

【技术保护点】
一种像素结构的制造方法，包括：提供一基板，该基板具有一晶体管区、一扫瞄配线区、一数据配线区、一交错区以及一像素电极区；在该基板上依序沉积一第一导体层、一绝缘层、一第一半导体层以及一接触层以构成一堆栈沉积层；进行第一道掩模工艺，以图案化该堆栈沉积层，以形成多个堆栈沉积层，所述多个堆栈沉积层分别对应于该基板上的该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电极区；在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电极区上沉积一保护层；进行第二道掩模工艺，以图案化该保护层及所述堆栈沉积层，使该扫瞄配线区中的该第一导体层部分暴露于外；移除部分该保护层；在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电极区之上依序沉积一透明导电层以及一第二导体层，其中该第二导体层位于该透明导电层之上；以及进行第三道掩模工艺，在该晶体管区形成一晶体管，其中该晶体管包括一栅极、一栅极绝缘层、一通道层、一欧姆接触层以及一源极／漏极，其中该通道层部分暴露于外。

【技术特征摘要】
1. 一种像素结构的制造方法，包括提供一基板，该基板具有一晶体管区、一扫瞄配线区、一数据配线区、一交错区以及一像素电极区；在该基板上依序沉积一第一导体层、一绝缘层、一第一半导体层以及一接触层以构成一堆栈沉积层；进行第一道掩模工艺，以图案化该堆栈沉积层，以形成多个堆栈沉积层，所述多个堆栈沉积层分别对应于该基板上的该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电极区；在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电极区上沉积一保护层；进行第二道掩模工艺，以图案化该保护层及所述堆栈沉积层，使该扫瞄配线区中的该第一导体层部分暴露于外；移除部分该保护层；在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电极区之上依序沉积一透明导电层以及一第二导体层，其中该第二导体层位于该透明导电层之上；以及进行第三道掩模工艺，在该晶体管区形成一晶体管，其中该晶体管包括一栅极、一栅极绝缘层、一通道层、一欧姆接触层以及一源极/漏极，其中该通道层部分暴露于外。2. 如权利要求1所述的像素结构的制造方法，其中，在沉积一保护层 的步骤之后还包括形成一平坦层，使该晶体管区、该扫瞄配线区、该数据配线区、该交错 区以及该像素电极区之间形成具有相同高度的一平坦表面。3. 如权利要求2所述的像素结构的制造方法，其中，移除部分该保护 层的步骤还包括移除部分该平坦层以及该保护层。4. 如权利要求1所述的像素结构的制造方法，其中，第三道掩模工艺 还包括移除部分该透明导电层、该第二导体层与该接触层，以形成该晶体管的该通道层。5.如权利要求1所述的像素结构的制造方法，还包括 进行第四道掩模工艺，以移除部分的该第二导体层，使该透明导电层部 分暴露于外，从而在该像素电极区形成一像素电极，在该数据配线区形成一6. 如权利要求4所述的像素结构的制造方法，其中在该基板上沉积该 接触层的步骤还包括在该基板上沉积，包括沉积一第二半导体层与一第三导体层。7. 如权利要求1所述的像素结构的制造方法，其中第三道掩模工艺还 包括在形成该晶体管的同时，使该透明导电层部分暴露于外，从而在该像素 电极区形成一像素电极，且在该数据配线区形成一数据配线。8. 如权利要求7所述的像素结构的制造方法，其中第三道掩模工艺还包括在该晶体管区、该扫瞄配线区、该数据配线区、该交错区以及该像素电 极区涂布一光致抗蚀剂层，其中部分该光致抗蚀剂层具有一第一厚度，部分 该光致抗蚀剂层具有一第二厚度；图案化该光致抗蚀剂层，使部分该第二导体层暴露于外；以及 对未被该光致抗蚀剂层覆盖的该晶体管区、该扫瞄配线区、该数据配线 区、该交错区以及该像素电极区进行第一次蚀刻，使该晶体管区的该通道层 以及使该扫瞄配线区与该交错区的该第一半导体层部分暴露于外。9. 如权利要求8所述的像素结构的制造方法，还包括 完全移除具有该第一厚度的该光致抗蚀剂层，以留下具有该第二厚度的该光致抗蚀剂层；以及对未被该光致抗蚀剂层覆盖的该晶体管区、该扫瞄配线区、该数据配线 区、该交错区以及该像素电极区进行第二次蚀刻，以使该透明导电层部分暴 露于外。10. 如权利要求9所述的像素结构的制造方法，还包括在该晶体管区 以及该交错区形成一回流层。11. 一种晶体管的制造方法，包括提供一基板；在该基板上依序沉积一第一导体层、 一绝缘层、 一第一半导体...

【专利技术属性】
技术研发人员：游伟盛，陈建宏，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]