在半导体器件的制造方法中，在半导体衬底（１１）上形成元件分离用沟槽（１４）；在半导体衬底的整个面上，中间隔着绝缘薄膜（１２、７２）形成具有不能完全填埋所述沟槽的厚度的第一多晶硅膜（１５ａ、３５ａ）；以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；在所述第一多晶硅膜上形成第二多晶硅膜（１５ｂ、３５ｂ），所述第二多晶硅膜（１５ｂ、３５ｂ）具有确保晶体管的工作所需膜厚的厚度；将所述第一及第二多晶硅膜加工成规定形状，并同时形成沟槽电容器用单元板电极（１６、４６）和晶体管的栅电极（１７、４７、４９ｎ、４９ｐ）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种，尤其涉及一种不但在同一个衬底上具有CMOS逻辑电路和1个晶体管1个电容器型存储单元，而且具有 将元件分离用(STI)沟槽侧壁作为存储单元的电容器来利用的所谓沟槽电容 器(trench capacitor)的。
技术介绍
在具有将数据存储于电容器的存储单元的半导体存储器件中，提出了如 下沟槽电容器型半导体存储器件，目卩，縮小单元的面积或提高集成度作为目 的，利用元件分离(STI)用沟槽侧壁形成电容器，并且通过STI底部的填埋 绝缘膜，确保相邻单元之间的分离(例如，参照专利文献l)。现有沟槽电容器在电介质膜上设置有单元板(cell plate)电极，并且在 转移晶体管(transfer transistor)和单元板电极之间的硅衬底表面侧设置有杂 质扩散层，其中，该电介质膜形成在衬底表面及沟槽侧壁表面。通过向单元 板电极施加偏置电极来反转衬底表面的沟道(channel)，从而构成与转移晶 体管的源极或漏极扩散区域连接的电容器。虽然可预知将来为进一步提高集成度而进一步縮小元件分离(STI)的宽 度，但是在细微的器件结构中，单元板电极能够成为完全填埋沟槽的结构。图1示出了微细的沟槽电容器型存储单元的结构。在该存储单元中，通 过向填埋沟槽102的单元板(CP)电极106施加的偏置电压，从硅衬底IOI 的表面起至沟槽102的侧壁的部位形成反转层105。位于沟槽102底部的覆 盖绝缘膜103起到分离该存储单元与相邻单元的作用。反转层105与沿字线 (WL) 107的一侧延伸的LDD(或者延伸区)杂质扩散区域108的一侧连接， 从而成为电容器的存储节点(storage node)。源极或漏极杂质扩散区域109 通过未图示的位线触点与上层的位线连接。一般地，若单元板106中的杂质浓度低，则施加偏置电压时耗尽层 (depletion layer)从电介质膜表面向单元板内部延伸，并且沟道难于反转，并且有效的电容器电容值减少。因此，单元板中的杂质浓度升高一定程度， 从而在施加偏置电压时使其不发生耗尽。但是，如图1所示，在单元板电极106填埋沟槽102内部的结构中，若向单元板电极导入杂质的杂质注入能量低，则STI的深度深的部分的杂质浓 度降低。若这样，在单元板电极106的内部，生成耗尽区域A，沟道难于反 转，并且有效电容器电容值降低，从而发生无法得到所希望电容特性(保持 数据的特性)的问题。对此问题，能够想到如下对策，艮口(A) 使单元板电极变薄；(B) 提高杂质注入能量；(C) 在形成单元板电极时导入杂质； 但其中的任意一个对策都会导致工序数增加、周边电容器的特性劣化、漏电流增加等恶劣影响。图2A示出了，使单元板电极薄的方法(A)所带来的问题。若变薄单元 板电极，则周边晶体管的栅电极(WL)的膜厚也会变薄。通常，这是由于单 元板电极与周边晶体管的栅电极(或字线)同时形成的原因。若栅电极的膜 厚变薄，则需将其作为掩模来进行注入的源极或漏极(SD)扩散层的注入深 度也要变浅。其结果，周边晶体管的性能劣化。虽然未图示，但是在与栅电 极相同的层形成电阻元件的情况下，发生电阻值也增大的问题。为了避免这种问题，能够想到以另外工序形成单元板电极(CP)和周边 晶体管的栅电极(WL)的方法，但是工序数增加且加工难度大。图2B示出了提高杂质注入能量的方法(B)所带来的问题。若提高注入 杂质的能量，则发生杂质的穿透(箭头(a))至晶体管的栅电极(WL)下 方的现象。其结果，接合漏电流增大，而且相邻电容器之间的抗场漏电流特 性也变弱。在沟槽电容器部和晶体管的栅极部使用抗蚀图案来划分的情况下，不仅 需增加工序数，而且需确保定位抗蚀图案，因此在沟槽电容器表面部分也发 生杂质穿透。其结果，在沟槽侧壁附近形成无需的扩散层120，向相邻单元 的漏电流增大(箭头(b)),场漏电流特性劣化。图3示出了在单元板电极成膜时导入杂质的方法(C)所带来的问题。在进行成膜时导入杂质的方法已被人们所公知(例如，参照专利文献2、 3 及4)。但是，由于一般同时形成单元板电极和周边晶体管的栅电极，因此 不能将周边晶体管的栅电极作成双栅，并且无法提高周边晶体管的性能。为 了实现双栅，若以其它工序形成单元板电极和周边晶体管的栅电极，则例如 作为一例在采用如图3所示方法的情况下产生多种问题。首先，由于工序复杂，所以成本增加。如图3 (a)所示，在硅衬底101 上形成栅氧化膜130，并在其上形成n+掺杂硅膜131。在图3 (b)中，蚀刻 NMOS的栅电极132，并仅向NMOS区域注入n—LDD138。此时，PMOS晶 体管的栅极氧化膜130置于蚀刻中，从而因过腐蚀导致的损伤使可靠性变差。接下来，如图3 (c)所示，虽然形成p+掺杂硅膜133，但是通过此时所 成膜的p+掺杂硅膜133， NMOS的LDD138扩散。因此，不能保持浅的结合， 特性发生劣化。进一步地，在图3 (d)中，蚀刻PMOS的栅电极134，并且仅向PNOS 区域注入p—LDD139。此时，在NMOS的栅电极132的侧壁残留p+掺杂硅膜 135。即，NMOS的栅电极的外观上的栅极长度变长。若这样，晶体管的尺 寸变大，布局面积也增大。而且，将p+惨杂硅膜135作为掩模，形成n+源极 或漏极扩散区域(SD) 140，但是用p+掺杂硅膜135的膜厚来规定LDD138 和SD140的距离，因此电阻增大，不利于实现高性能。但是，若将p+掺杂硅 膜135变薄，则这次不能深地注入NMOS侧的SD140，依然导致特性发生劣 化。最后，在图3 (e)中，形成侧壁136，在PMOS区域形成p+源极或漏极 区域(SD) 141。就这样，对于在成膜单元板电极时导入杂质的现有方法，存在工序复杂 且很难适用于双栅的问题。除了形成上述电极的有关问题以外，随着进行微细化处理，也产生必须 减少电阻元件的布局面积的问题。在存储单元驱动用周边电路及其它的逻辑 电路、模拟电路中，使用着多个电阻元件，并且在电流小的电路中采用高电 阻元件，在用于高速的电路中采用低电阻元件，如此地需要分别不同的电阻 值。一般地，通过向多晶硅内以及硅衬底内注入杂质从而形成电阻元件，但是在该电阻元件(每单位面积的电阻值)的种类少的情况下，虽然存在用低 电阻来形成高电阻元件的情况以及用高电阻来形成低电阻元件的情况，但是 如图4所示在这些情况下布局面积增大。如图4 (a)所示，若采用每单位面积的电阻值小的元件制作高电阻元件， 则由于串联多个低电阻元件，因此布局面积增大。同样地，如图4(b)所示， 若采用每单位面积的电阻值大的元件制作低电阻元件，则由于并联多个高电 阻元件，因此布局面积依然增大。虽然希望在同一衬底上具有不同电阻值的 多种电阻元件，但是存在为了将其分别制作而需要专用工序的问题。专利文献1: JP特开2003—92364专利文献2: JP特开平11一307737专利文献3: JP特开2000—114458专利文献4: JP特开2005_51045
技术实现思路
专利技术所要解决的问题在此，将提供一种半导体器件作为课题，即，能够解决图1 图4所示 问题，在具有沟槽电容器的半导体存储器件中，在防止单元板电极耗尽的同 时，抑制漏电流，且能够保持周边晶体管的特性本文档来自技高网...
【技术保护点】
一种半导体器件，在同一个衬底上具有双栅ＣＭＯＳ逻辑电路和沟槽电容器型存储器，所述双栅ＣＭＯＳ逻辑电路具有不同导电型的栅电极，其特征在于，所述沟槽电容器包括形成在元件分离用沟槽内壁的电介质膜和位于所述电介质膜上的单元板电极；所述单元板电极 以及ＣＭＯＳ晶体管的栅电极由第一多晶硅膜和第二多晶硅膜构成，所述第一多晶硅膜具有不能完全填埋所述沟槽的膜厚，所述第二多晶硅膜具有使所述ＣＭＯＳ晶体管的栅电极确保所需膜厚的厚度，而且，形成在所述单元板电极的沟槽内部的第一多晶硅膜包含浓度比 填埋在该单元板电极的沟槽内的第二多晶硅膜高的杂质。
【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，在同一个衬底上具有双栅CMOS逻辑电路和沟槽电容器型存储器，所述双栅CMOS逻辑电路具有不同导电型的栅电极，其特征在于，所述沟槽电容器包括形成在元件分离用沟槽内壁的电介质膜和位于所述电介质膜上的单元板电极；所述单元板电极以及CMOS晶体管的栅电极由第一多晶硅膜和第二多晶硅膜构成，所述第一多晶硅膜具有不能完全填埋所述沟槽的膜厚，所述第二多晶硅膜具有使所述CMOS晶体管的栅电极确保所需膜厚的厚度，而且，形成在所述单元板电极的沟槽内部的第一多晶硅膜包含浓度比填埋在该单元板电极的沟槽内的第二多晶硅膜高的杂质。2. 根据权利要求1所述的半导体器件，其特征在于， 在所述衬底上还具有不同电阻值的多种电阻元件；所述各电阻元件由所述第一多晶硅膜和所述第二多晶硅膜构成，通过组 合向所述电阻元件的第一多晶硅膜中是否导入了杂质以及向所述电阻元件的 第二多晶硅膜中是否导入了杂质，表现出不同的电阻值。3. 根据权利要求1所述的半导体器件，其特征在于，所述CMOS晶体 管的一个导电型栅电极的第一多晶硅膜，包含与所述单元板电极的第一多晶 硅膜所包含的杂质相同的导电型的杂质。4. 根据权利要求1所述的半导体器件，其特征在于，所述CMOS晶体 管的另一个导电型栅电极的第一多晶硅膜，包含与所述单元板电极的第一多 晶硅膜所包含的杂质不同导电型的杂质。5. —种半导体器件的制造方法，其特征在于， 在半导体衬底上形成元件分离用沟槽；在所述半导体衬底的整个面上，中间隔着绝缘薄膜形成具有不能完全填 埋所述沟槽的厚度的第一 多晶硅膜；以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；在所述第一多晶硅膜上形成第二多晶硅膜，...
【专利技术属性】
技术研发人员：浅野正义，铃木嘉之，伊藤哲也，和田一，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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