薄膜晶体管阵列基板的制作方法技术

本发明专利技术提供一种薄膜晶体管阵列基板的制作方法，该方法包括下列步骤：先于基板上分别形成栅极图案与第一接垫图案，并依序形成栅极绝缘层与半导体层覆盖上述二图案。接着，形成图案化光阻层，并调整图案化光阻层在不同区域的光阻区块厚度与适当图案。再经由刻蚀工艺、缩减图案化光阻层工艺，以移除位于第一接垫图案上方的半导体层与栅极绝缘层。之后，移除图案化光阻层，形成源极图案、漏极图案与第一接垫图案电性连接的第二接垫图案。接着，形成图案化保护层于栅极绝缘层上，而图案化保护层具有暴露出源极图案或漏极图案的第二开口与暴露出第二接垫图案的第三开口。

【技术实现步骤摘要】

本专利技术是有关于一种阵列基板的制作方法，且特别是有关于一种薄膜晶 体管阵列基板的制作方法。
技术介绍
一般而言，薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板(thin film transistor array substrate)、乐》色滤光P车歹!j基板(color filter substrate)、、液晶层 (liquid crystal layer)和背光模块所构成。图1A至图1F为一种已知薄膜晶体管阵列基板的制作流程图，而图中仅 绘示一组像素以及接垫为例作说明。如图1A所示，首先提供基板10，并通 过第一道掩膜工艺于基板10上形成栅极图案20、第一接垫图案22以及第一 电极图案24。接着，在基板10上连续沉积栅极绝缘层30及半导体层(图未示)， 以覆盖住栅极图案20、第一接垫图案22以及第一电极图案24。然后，请参 照图1B，通过第二道掩膜工艺图案化半导体层，以在对应于栅极图案20的 栅极绝缘层30上形成通道层40，并于通道层40上方选择性地形成欧姆接触 层42。 一般而言，通道层40的材质为非晶硅(amorphoussilicon)。之后，请参 照图1C，通过第三道掩膜工艺，在通道层40上对应于栅极图案20的两侧形 成源极图案50以及漏极图案60，并且在对应于第一电极图案24上方的栅极 绝缘层30上形成第二电极图案64。如图1C所示，欧姆接触层42用以降低 通道层40与源极图案50之间以及通道层40与漏极图案60之间的接触阻抗。 并且栅极图案20、通道层40、源极图案50以及漏极图案60构成薄膜晶体管 T，而第一电极图案24、栅极绝缘层30及第二电极图案64构成一种金属层/绝缘层/金属层(Metal-Insulator-Metal， MIM)结构型态的储存电容Cst。接着，请参照图1D，于基板10上形成图案化保护层70，其中图案化保 护层70具有第一开口 Hl、第二开口 H2以及第三开口 H3，第一开口 Hl暴露 出部分漏极图案60，而第二开口 H2以及第三开口 H3分别暴露出对应于第一 接垫图案22上方的部分栅极绝缘层30以及部分第二电极图案64。然后，请参照图1E，经由一刻蚀工艺，移除第二开口 H2所暴露的栅极 绝缘层30。之后，请参照图1F，通过第五道掩膜工艺于图案化保护层70上 形成像素电极80以及第二接垫图案82。由图1F可知，像素电极80会透过第 一开口 Hl与漏极图案60电性连接，并且透过第三开口 H3与第二电极图案 64电性连接，而第二接垫图案82会透过第二开口 H2与第一接垫图案22电 性连接。在像素电极80以及第二接垫图案82制作完成之后，便完成了薄膜 晶体管阵列基板IOO的制作。然而，如图1E所示，以干式刻蚀工艺进行移除第二开口H2所暴露的栅 极绝缘层30时，容易使得开口处的栅极绝缘层30产生底切现象(imdercut)， 如图1F'所示，使得后续工艺的第二接垫图案82在沉积时容易形成断路，进 而影响第二接垫图案82与第一接垫图案22之间信号的传递。另一方面，以 干式刻蚀工艺移除第二开口 H2中的栅极绝缘层30时，刻蚀反应气体容易在 第一开口 Hl形成预期外的副产物(by-product)沉积，影响像素电极80与漏极 图案60的接触情形，致使像素电极80与漏极图案60之间产生接触阻抗 (contact resistance)过高或无法导通导致信号传递失效等问题。此外，以干式刻蚀工艺移除第一接垫图案22上方的栅极绝缘层30时， 由于电浆所产生的高能粒子会轰击图案化保护层70表面，将使得图案化保护 层70的表面粗糙度增加，也会使得图案化保护层70的厚度縮减，此现象尤 以有机绝缘材质的图案化保护层70最为严重。如此一来，过于粗糙且厚度不 均的图案化保护层70会影响光线通过的表现，使得显示画面产生显示不均 (mum)的5见象，影响薄膜晶体管液晶显示器的显示品质。为了要解决保护层表面过于粗糙进而影响显示品质的问题， 一种已知的解决方式是在刻蚀第二开口 H2所暴露的栅极绝缘层30之后，再额外进行一 道类似去光阻(stripping)工艺的改质步骤(treatment step)，用以改善保护层70 的平坦度。然而，增加上述改质步骤会相对拉长薄膜晶体管阵列基板的制作 时程，造成产量减少，而导致制造成本增加。图2A至图2D绘示为另一种已知薄膜晶体管阵列基板的制作流程的部分 步骤，薄膜晶体管阵列基板200具有由第一电极图案24、栅极绝缘层30以及 像素电极80所构成一种金属层/绝缘层/铟锡氧化层(Metal-Insulator-ITO， Mil) 结构型态的储存电容Cst。薄膜晶体管阵列基板200的前段制作流程与上述图 1A至图1C类似，而其后段的制作流程如图2A至图2D所绘示。如图2A所 示，在图案化保护层70的步骤中，通过半调式掩膜(half-tone mask)工艺除了 形成第一开口 Hl以及第二开口 H2以外，在第一电极图案24上方形成厚度 不同的第一区块70A及第二区块70B。接着，如图2B所示，移除第二开口 H2中的栅极绝缘层30后。之后，如图2C所示，进行一灰化工艺(ashing)以 移除厚度较小的第一区块70A，并暴露出部分栅极绝缘层30。之后，图案化 保护层70与部分栅极绝缘层30在灰化工艺后会进行一道表面处理工艺，而 此表面处理工艺通常是利用例如光阻剥离液的化学剂来进行。接着，如图2D 所示，形成像素电极80以及第二接垫图案82。因此，薄膜晶体管阵列基板中 的第一电极图案24、栅极绝缘层30以及像素电极80构成Mil型态的储存电 容Cst。承上述，在上述具有Mil型态的储存电容的薄膜晶体管阵列基板制作方 式中，由于需利用一道半调式掩膜工艺来进行制作，而伴随着半调式掩膜工 艺必须搭配灰化工艺，以移除保护层中厚度较小的第一区块70A，因此，同 样会拉长薄膜晶体管阵列基板的制作时程，致使制造成本增加。
技术实现思路
本专利技术提供一种薄膜晶体管制作方法，其可改善保护层表面粗糙、均匀度不佳或工艺中产生副产物等问题。本专利技术提出一种，其包括下列步骤。首 先，提供具有阵列排列的多个像素区以及周边线路区的基板。接着，分别形 成栅极图案于每一像素区内的基板上，并且形成多个第一接垫图案于周边线 路区内的基板上。之后，依序形成栅极绝缘层以及半导体层于基板上，以覆 盖栅极图案以及第一接垫图案。接着，形成图案化光阻层于半导体层上，其 中图案化光阻层包括第一光阻区块以及第二光阻区块，第一光阻区块位于栅 极图案上方，第二光阻区块对应于栅极图案以外的区域并具有多个第一开口， 第一开口位于第一接垫图案上方，且第一光阻区块的厚度大于第二光阻区块 的厚度。继之，通过图案化光阻层作为罩幕来进行刻蚀工艺，以移除第一开 口所对应的半导体层以及部分的栅极绝缘层。之后，縮减图案化光阻层的厚 度直到第二光阻区块被移除。接着，通过剩余的图案化光阻层作为罩幕来进 行刻蚀工艺，以移除被暴露的半导体层以及对应于第一开口的栅极绝缘层。 之后，移除剩余的图案化光阻层。接着，分别形成源极图案以及漏极图案于 每一像素区内的半导体层上，其中源极图案以及漏极图案分别位于栅极图案 的相对两侧，并且在周边线路区内形成多个第二接垫图本文档来自技高网...

【技术保护点】
一种薄膜晶体管阵列基板的制作方法，其特征在于，所述方法包括：　提供一基板，所述基板上具有一像素区以及位于所述像素区外围的一周边线路区；　于所述像素区内的所述基板上分别形成一栅极图案，并且形成一第一接垫图案于所述周边线路区内的所述基板上；　于所述基板上依序形成一栅极绝缘层以及一半导体层，以覆盖所述栅极图案以及所述第一接垫图案；　于所述半导体层上形成一图案化光阻层，其中所述图案化光阻层包括一第一光阻区块以及一第二光阻区块，所述第一光阻区块位于所述栅极图案上方，所述第二光阻区块对应于所述这些栅极图案以外的区域并具有一第一开口，所述第一开口位于所述第一接垫图案上方，且所述第一光阻区块的厚度大于所述第二光阻区块的厚度；　通过所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除所述第一开口所对应的所述半导体层以及部分的所述栅极绝缘层；　去除部分所述图案化光阻层的厚度直到所述第二光阻区块被移除；　通过剩余的所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的所述半导体层以及对应于所述第一开口的所述栅极绝缘层；　移除剩余的所述图案化光阻层；　于所述像素区内的所述半导体层上分别形成一源极图案以及一漏极图案，其中所述源极图案以及所述漏极图案分别位于所述栅极图案的相对两侧，并且在所述周边线路区内形成一第二接垫图案，所述这些第二接垫图案分别经由所述这些第一开口电性连接至所对应的所述第一接垫图案；以及　于所述栅极绝缘层上形成一图案化保护层，以覆盖所述源极图案、所述漏极图案以及部分所述第二接垫图案，所述图案化保护层在所述像素区内具有一第二开口，暴露出所对应的所述源极图案或所述漏极图案，且所述图案化保护层在所述周边线路区内具有一第三开口，分别暴露出所述这些第二接垫图案。...

【技术特征摘要】
1.一种薄膜晶体管阵列基板的制作方法，其特征在于，所述方法包括提供一基板，所述基板上具有一像素区以及位于所述像素区外围的一周边线路区；于所述像素区内的所述基板上分别形成一栅极图案，并且形成一第一接垫图案于所述周边线路区内的所述基板上；于所述基板上依序形成一栅极绝缘层以及一半导体层，以覆盖所述栅极图案以及所述第一接垫图案；于所述半导体层上形成一图案化光阻层，其中所述图案化光阻层包括一第一光阻区块以及一第二光阻区块，所述第一光阻区块位于所述栅极图案上方，所述第二光阻区块对应于所述这些栅极图案以外的区域并具有一第一开口，所述第一开口位于所述第一接垫图案上方，且所述第一光阻区块的厚度大于所述第二光阻区块的厚度；通过所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除所述第一开口所对应的所述半导体层以及部分的所述栅极绝缘层；去除部分所述图案化光阻层的厚度直到所述第二光阻区块被移除；通过剩余的所述图案化光阻层作为罩幕来进行刻蚀工艺，以移除被暴露的所述半导体层以及对应于所述第一开口的所述栅极绝缘层；移除剩余的所述图案化光阻层；于所述像素区内的所述半导体层上分别形成一源极图案以及一漏极图案，其中所述源极图案以及所述漏极图案分别位于所述栅极图案的相对两侧，并且在所述周边线路区内形成一第二接垫图案，所述这些第二接垫图案分别经由所述这些第一开口电性连接至所对应的所述第一接垫图案；以及于所述栅极绝缘层上形成一图案化保护层，以覆盖所述源极图案、所述漏极图案以及部分所述第二接垫图案，所述图案化保护层在所述像素区内具有一第二开口，暴露出所对应的所述源极图案或所述漏极图案，且所述图案化保护层在所述周边线路区内具有一第三开口，分别暴露出所述这些第二接垫图案。2. 如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述方法另包括在所述基板上形成所述栅极绝缘层以及所述半导体层之前， 分别形成一电极图案于所述像素区内的所述基板上。3. 如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述像素电极电性连接的所述源极图案或所述漏极图案延伸至所对应的所述电 极图案上方。4. 如权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，所 述像素区内的所述第二开口位于所对应的所述电极图案上方。5. 如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，所 述图案化保护层在所述像素区内另具有一第四开口，暴露出所对应的所述电 极图案上方的所述栅极绝缘层，而所述像素电极是经由所对应的所述第四开 口连接至所述第四开口所暴露的所述栅极绝缘层。6. 如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所 述图案化保护层的材质为有机绝缘材质。7. 如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，于 所述半导体层上形成所述图案化光阻层的步骤包括-于所述半导体层上形成一光阻材料层；以及通过一半调式或灰调式掩膜来图案化所述光阻材料层，以同时形成所述 第一光阻区块、所述第二光阻区块以及所述第一开口。8. 如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，去 除所述图案化光阻层的厚度的步骤包括进行一灰化工艺。9. 如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所 述半导体层包括一通道层以及位于所述通道层上的一欧姆接触层。10.如权利要求9所述的薄膜晶体管阵列基板的制作方法，其特征在于， 形成所述源极图案以及所述漏极图案的步骤包括移除所述源极图案以及所述 漏极图案所暴露的所述欧姆接触层以及部分的所述通道层。11.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于， 所述方法另包括于所述像素区内的所述图案化保护层上分别形成一像素电 极，并且于所述周边线路区内的所述图案化保护层上形成一第三接垫图案， 其中部分所述像素电极经由所对应的所述第二开口电性连接至所述第二开口 所暴露的所述源极图案或所述漏极图案，而所述第三接垫图案经由所述第三 开口电性连接至所对应的所述第二接垫图案。12. 如权利要求11所述的薄膜晶体管阵列基板的制作方法，其特征在于， 所述方法更包括于所述图案化保护层在所述像素区内形成一第四开口，暴露 出所述第一电极图案上方的所述栅极绝缘层，而所述像素电极更经由所对应 的所述第四开口连接至所述第四开口所暴露的所述栅极绝缘层。13. —种薄膜晶体管阵列基板的制作方法，其特征在于，所述方法包括 提供一基板，所述基板上具有一像素区以及位于所述像素区外围的一周边线路区；于所述像素区内的所述基板上分别形成一栅极图案，并且形成一第一接 垫图案于所述周边线路...

【专利技术属性】
技术研发人员：曾贤楷，林汉涂，詹勋昌，方国龙，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]