具硅通道的多芯片堆叠结构及其制法制造技术

一种具硅通道的多芯片堆叠结构及其制法，提供一包含有多个第一芯片的晶圆，各该第一芯片的第一表面形成有多个孔洞，且该孔洞形成有金属柱及焊垫，以构成硅通道结构，相对该第一芯片第二表面形成有至少一外露出该硅通道的金属柱的凹槽，以将至少一第二芯片堆叠于该第一芯片上且容置于该凹槽中，并电性连接至外露出该凹槽的该硅通道的金属柱，接着于该凹槽中填充包覆第二芯片的绝缘材料，再于该第一芯片第一表面的焊垫上植设导电元件，并进行晶圆切割及拾取作业，以将堆叠的第二与第一芯片通过该导电元件而接置并电性连接至芯片承载件上，从而利用未经整体薄化的包含有多个第一芯片的晶圆作为制程中的承载架构，藉以避免现有技术中存在的问题。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置及其制法，尤指一种多芯片利用硅通 道堆叠的结构及其制法。
技术介绍
由于通讯、网络、及电脑等各式可携式(Portable)电子产品及其 周边产品轻薄短小的趋势的日益重要，且所述电子产品是朝多功能及 高性能的方向发展，以满足半导体封装件高积集度(Integration)及微 型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的 性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高 速化的趋势，现有技术是以半导体封装件多芯片模块化(Multi-chip Module; MCM)的形式呈现，以在单一封装件的基板上接置至少二个以 上的芯片。现有的多芯片模块化的半导体封装件是在一基板上以水平间隔方 式排列多个芯片，并通过焊线而电性连接至该基板，此种多芯片模块 化的半导体封装件主要缺点在于，为避免芯片间的导线误触，须以一 定的间隔来黏接各该芯片，故若需黏接多个的芯片则需于基板上布设 大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯 片，此举将造成基板使用面积及制程成本的增加。另外美国专利第6， 538， 331号则公开以叠晶方式(Stacked)将第一 芯片及第二芯片叠接于基板上，同时各该叠接芯片是相对下层芯片偏 位(off-set)—段距离，以方便该第一及第二芯片分别打设焊线至该基 板。此方法虽可较前述以水平间隔方式排列多芯片的技术节省基板空 间，但是其仍须利用焊线技术电性连接芯片及基板，使芯片与基板间 电性连接质量易受焊线的线长影响而导致电性不佳，同时由于该些芯 片于堆叠时须偏移一段距离，且加上焊线设置空间的影响，依旧可能 造成芯片堆叠面积过大而无法容纳更多芯片。鉴于前述问题，请参阅图1A至图1G，美国专利US5，270，261及 5， 202， 754公开一种利用硅通道(Through Silicon Via， TSV)技术以供 多个半导体芯片垂直堆叠且相互电性连接的结构及制法。其制法主要是提供具相对第一表面111及第二表面112的第一晶 圆lla，该第一晶圆lla包含有多个第一芯片11，其中该第一表面111 形成有多个孔洞110，并于该孔洞110中形成金属柱13，以构成硅通 道(TSV)结构，及于该金属柱13外露端形成焊垫131，以将该第一晶圆 lla第一表面111通过胶黏层141而黏置于一如玻璃的载板151上，从 而通过该载板151提供制程所需的支撑强度(如图1A所示)；利用研磨 作业，对该第一晶圆lla的第二表面112进行薄化，以外露出该金属 柱13(如图IB所示)；于外露出该第二表面112的金属柱13上形成焊 垫132，以供另一形成有硅通道的具多个第二芯片12的第二晶圆12a 通过其硅通道的金属柱16垂直接置并电性连接于该第一晶圆lla的第 二表面112上(如图1C所示)；接着重复前述制程，研磨薄化该具多个 第二芯片12的第二晶圆12a，以外露出该硅通道的金属柱16,及于该 金属柱16外露端形成焊垫136 (如图1D所示)；后续为供第一及第二芯 片ll、 12与外部装置电性连接，需于该第一晶圆的第一表面植设多个 焊球，此时即需再利用另一如玻璃的载板152以通过胶黏层142而将 该第一及第二晶圆lla、 12a黏置其上，且外露出该第一晶圆lla的第 一表面111 (如图IE所示)；从而于该第一晶圆第一表面111的焊垫131 上植设焊球17(如图1F所示)；接着切割该堆叠的第一及第二晶圆，以 形成多个相互垂直堆叠的第一及第二芯片11、 12，再经拾取及通过焊 球17而电性连接至基板18，以形成多芯片模块化的半导体封装件(如 图1G所示)。然而于前述的制程中，须额外使用多个载板151、 152，且将第一 及第二晶圆lla、 12a多次反复黏置于载板151、 152上，但是此不仅 增加制程成本，亦造成制程复杂性的提高，再者，若所使用的胶黏层 141、 142为例如环氧树脂(印oxy)的高分子材料时，于形成该焊垫131、 136所进行的溅镀(sputtering)及后续的湿式蚀刻(strip)作业，极易 造成制程上的污染而致生产不易。是以，如何解决上述现有多芯片模块化半导体装装件于制程中所 产生的问题，并开发一种不须使用载板及胶黏层的多芯片堆叠结构及 其制法，以简化制程及降低成本，及避免因使用高分子胶黏层而发生 污染问题，实为目前亟欲解决的问题。
技术实现思路
鉴于以上所述
技术介绍
的缺点，本专利技术的一目的在于提供一种于 制程中不须使用载板及胶黏层的具硅通道的多芯片堆叠结构及其制 法。本专利技术的另一目的在于提供一种制程简单及低成本的具硅通道的 多芯片堆叠结构及其制法。本专利技术的再一目的在于提供一种具硅通道的多芯片堆叠结构及其 制法，避免因使用高分子胶黏层而发生污染问题。为达到上述及其它目的，本专利技术提供一种具硅通道的多芯片堆叠 结构的制法，包括提供一包含有多个第一芯片的晶圆，该晶圆及第 一芯片具有相对的第一及第二表面，其中该第一芯片的第一表面形成 有多个孔洞，且该孔洞形成有金属柱及焊垫，以构成硅通道(TSV)结构； 于各该第一芯片的第二表面形成至少一凹槽，且令该硅通道的金属柱 显露于该凹槽底部；以及将至少一第二芯片堆叠于该第一芯片上并电性连接至外露出该凹槽的该硅通道的金属柱。该制法复包括于该第一芯片的凹槽中填充包覆第二芯片的绝缘 材料；平整化该绝缘材料，以令该绝缘材料与该第一芯片的第二表面 齐平；于该第一芯片第一表面的焊垫上植设导电元件；对该晶圆进行 切割，以分离各该第一芯片；以及将堆叠有第二芯片的第一芯片通过 该导电元件而接置并电性连接至芯片承载件上。另外，该第二芯片中复形成有硅通道(TSV)，以供后续于该第二芯片上堆叠及电性连接第三芯片，再者，亦可于该第一芯片的第一表面 的焊垫上堆叠第四芯片，通过芯片数目的增加，以强化整体结构的电 性功能。通过前述制法，本专利技术复提供一种具硅通道的多芯片堆叠结构， 包括第一芯片，其具有相对的第一及第二表面，该第一表面形成有多个孔洞，且于该孔洞形成有金属柱及焊垫，以构成硅通道(TSV)结构， 该第二表面形成有至少一凹槽以外露出该硅通道的金属柱；以及至少 一第二芯片，堆叠于该第一芯片上并电性连接至外露出该凹槽的硅通 道的金属柱。该具硅通道的多芯片堆叠结构复包括绝缘材料，填充于该第一 芯片的凹槽中且包覆第二芯片；导电元件，植设于该第一芯片第一表 面的焊垫；以及芯片承载件，供堆叠的第二芯片及第一芯片通过该导 电元件而接置其上并形成电性连接。再者，于另一实施例中，该具硅通道的多芯片堆叠结构复包括有 第三芯片，堆叠于该第二芯片上，且该第二芯片中形成有硅通道(TSV)， 以供与该第三芯片电性连接。于又一实施例中，该多芯片堆叠结构复 包括有第四芯片，接置并电性连接至该第一芯片第一表面的焊垫。因此，本专利技术的具硅通道的多芯片堆叠结构及其制法，主要是在 具多个第一芯片的晶圆第一表面形成有多个孔洞，且于该孔洞形成金 属柱及焊垫，以构成硅通道结构，再于该第一芯片的第二表面形成有 至少一外露出该硅通道金属柱的凹槽，以将至少一第二芯片堆叠于该 第一芯片上且容置于该凹槽中，并电性连接至外露出该本文档来自技高网...

【技术保护点】
一种具硅通道的多芯片堆叠结构的制法，包括：　提供具多个第一芯片的晶圆，该晶圆及第一芯片具相对的第一及第二表面，该第一芯片的第一表面形成有多个孔洞，且该孔洞处形成金属柱及焊垫以构成硅通道（ＴＳＶ）结构；　于该第一芯片的第二表面形成至少一凹槽，且令该硅通道的金属柱显露于该凹槽底部；以及　将至少一第二芯片堆叠于该第一芯片上并电性连接至外露出该凹槽的第一芯片硅通道的金属柱。

【技术特征摘要】
1.一种具硅通道的多芯片堆叠结构的制法，包括提供具多个第一芯片的晶圆，该晶圆及第一芯片具相对的第一及第二表面，该第一芯片的第一表面形成有多个孔洞，且该孔洞处形成金属柱及焊垫以构成硅通道(TSV)结构；于该第一芯片的第二表面形成至少一凹槽，且令该硅通道的金属柱显露于该凹槽底部；以及将至少一第二芯片堆叠于该第一芯片上并电性连接至外露出该凹槽的第一芯片硅通道的金属柱。2. 根据权利要求1所述的具硅通道的多芯片堆叠结构的制法，其 中，该孔洞与金属柱间复设有绝缘层，该绝缘层与金属柱间复设有阻 障层。3. 根据权利要求2所述的具硅通道的多芯片堆叠结构的制法，其 中，该绝缘层为二氧化硅及氮化硅的其中一者，该阻障层为镍，该金 属柱的材料为铜、金、铝所组群组之一者。4. 根据权利要求1所述的具硅通道的多芯片堆叠结构的制法，复 包括于该第一芯片的凹槽中填充包覆第二芯片的绝缘材料；以及 平整化该绝缘材料，以令该绝缘材料与该第一芯片的第二表面齐平。5. 根据权利要求4所述的具硅通道的多芯片堆叠结构的制法，复 包括于该第一芯片第一表面的焊垫上植设导电元件；以及 对该晶圆进行切割以分离各该第一芯片。6. 根据权利要求5所述的具硅通道的多芯片堆叠结构的制法，复 包括将堆叠的第二芯片及第一芯片通过该导电元件而接置并电性连接 至芯片承载件上。7. 根据权利要求4所述的具硅通道的多芯片堆叠结构的制法，其 中，该第二芯片的接置高度小于该第一芯片的第二表面高度，而于平 整化该绝缘材料后，使该第二芯片包覆于该绝缘材料中。8. 根据权利要求4所述的具硅通道的多芯片堆叠结构的制法，其 中，该第二芯片的接置高度等于或略大于该第一芯片的第二表面高度， 而于平整化该绝缘材料后，使该第二芯片的一表面外露出该绝缘材料。9. 根据权利要求1所述的具硅通道的多芯片堆叠结构的制法，其 中，该第一芯片的第一表面上接置有第四芯片，并使该第四芯片电性 连接至第一芯片第一表面的焊垫。10. —种具硅通道的多芯片堆叠结构的制法，包括 提供具多个第一芯片的晶圆，该晶圆及第一芯片具相对的第一及第二表面，该第一芯片的第一表面形成有多个孔洞，且该孔洞处形成金属柱及焊垫以构成硅通道(TSV)结构；于该第一芯片的第二表面形成至少一凹槽，且令该硅通道的金属柱显露于该凹槽底部；将至少一形成有硅通道(TSV)的第二芯片堆叠于该第一芯片上并 电性连接至外露出该凹槽的第一芯片硅通道的金属柱；于该凹槽中填充绝缘材料，并平整化该绝缘材料，且令该第二芯 片硅通道的金属柱外露出该绝缘材料；于该第二芯片上形成电性连接至外露出该绝缘材料的第二芯片硅 通道的金属柱的焊垫；以及于该第二芯片上接置第三芯片，并使该第三芯片电性连接至该第 二芯片上的焊垫。11. 根据权利要求10所述的具硅通道的多芯片堆叠结构的制法， 其中，该孔洞与金属柱间复设有绝缘层，该绝缘层与金属柱间复设有 阻障层。12. 根据权利要求11所述的具硅通道的多芯片堆叠结构的制法， 其中，该绝缘层为二氧化硅及氮化硅的其中一者，该阻障层为镍，该 金属柱的材料为铜、金、铝所组群组之一者。13. 根据权利要求10所述的具硅通道的多芯片堆叠结构的制法， 复包括于该第一芯片的第一表面焊垫上植设导电元件；以及 对该晶圆进行切割以分离各该第一芯片。14. 根据权利要求13所述的具硅通道的多芯片堆叠结构的制法， 复包括将堆叠的第一芯片、第二芯片及第三芯片通过该导电元件而接 置并电性连接至芯片承载件上。15. 根据权利要求10所述的具硅通道的多芯片堆叠结构的制法， 其中，该第二芯片上的焊垫直接形成于该第二芯片硅通道的金属柱上 方。16. 根据权利要求10所述的具硅通道的多芯片堆叠结构的制法， 其中，该第二芯片上的焊垫通过线路...

【专利技术属性】
技术研发人员：江政嘉，黄建屏，张锦煌，邱启新，黄荣彬，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]