页缓冲器电路、快闪存储器器件及其编程操作方法技术

本发明专利技术涉及一种尺寸缩小的页缓冲器电路、一种具有页缓冲器电路的快闪存储器器件及其编程操作方法。根据本发明专利技术，即使在没有数据比较电路的情况下，页缓冲器电路也能够使用数据检验电路来执行多级元件（ＭＬＣ）的编程操作。因此，能够减少占用面积，并且也能够缩小快闪存储器器件的尺寸。

【技术实现步骤摘要】

本专利技术涉及半导体存储器，更具体地说，涉及快闪存储器器件。
技术介绍
通常，快闪存储器器件包括页缓冲器，用于在短时期内编程和读取大量数据。为此，页缓冲器以页为基础来执行快闪存储器器件的编程操作或读取操作。近来，为了进一步改进快闪存储器器件的集成度，研发了具有能够存储多个数据位的多级元件(MLC)的快闪存储器器件。通常，能将两位的数据编程到MLC中。这样，一个MLC能够存储[11]、[10]、和四个数据中的任何一个。此外，MLC有与存储的数据([11]、[10]、和中的一个)相对应的阈值电压(Vt1到Vt4中的一个)。相反，能够存储单个位的数据的存储元件通常被称为单级元件(SLC)。图1是常规的快闪存储器器件的页缓冲器电路的示意性的方框图。在图1中示出了用于MLC的编程操作和读取操作的页缓冲器电路。参照图1，页缓冲器电路10包括位线选择电路11、预充电电路12、高位寄存器电路13、低位寄存器电路14、数据比较电路15、高位数据传输电路16和低位数据传输电路17。下面将要简要地说明页缓冲器电路10将低位数据编程到MLC(未示出)中的过程。首先，初始化高位寄存器13和低位寄存器14。将要被编程的数据存储在高位寄存器13中。然后，将存储在高位寄存器13中的数据发送到低位寄存器14并存储在低位寄存器14中。低位数据传输电路17将存储在低位寄存器14中的数据输出到感测节点(SN)中。结果，存储在低位寄存器14中的数据被传递到通过位线选择电路11与感测节点SN相连的位线Ble或Blo中，然后，被编程进与位线Ble或Blo相连的MLC中。由此，通过上述的过程来完成将低位数据编程到MLC中的编程操作。进而，将高位数据编程到MLC中的过程描述于下。首先，初始化高位寄存器13和低位寄存器14。将要被编程的数据存储在高位寄存器13中。在低位寄存器14中存储从MLC中读取的低位数据。此后，将存储在高位寄存器13中的数据发送到低位寄存器14并存储在低位寄存器14中。数据比较电路15比较存储在高位寄存器13中的数据和存储在低位寄存器14中的数据，然后，根据比较结果将存储在高位寄存器13或低位寄存器14中的数据输出到感测节点(SN)中。结果，将从数据比较电路15中输出的数据传递到通过位线选择电路11与感测节点SN相连的位线Ble或Blo上，然后，被编程进与位线Ble或Blo相连的MLC中。通过上述的过程完成了将高位数据编程到MLC中的编程操作。如上所述，页缓冲器电路10必须有一个数据比较电路15，以便在将低位数据编程到MLC中之后对高位数据进行编程。这样，就会有一些问题，这就是缩小了占用面积，并增加了半导体存储器件的尺寸。
技术实现思路
本专利技术的优点是页缓冲器电路，即使在没有数据比较电路的情况下，所述页缓冲器电路也能够用数据检验电路并通过执行MLC的编程操作来减少占用面积。本专利技术的另一个优点是具有页缓冲器电路的快闪存储器器件，该页缓冲器电路即使在没有数据比较电路的情况下，也能够用数据检验电路并通过执行MLC的编程操作来减少占用面积本专利技术的另一个优点是快闪存储器器件的编程操作方法，其中，即使在没有数据比较电路的情况下，也能够使用数据检验电路并通过执行MLC的编程操作来减少快闪存储器器件的尺寸。根据本专利技术的一个方面，提供了一种快闪存储器器件的页缓冲器电路，所述快闪存储器器件具有多个至少与一对位线相连的MLC，并包括高位寄存器、低位寄存器、高位检验电路和低位检验电路。高位寄存器响应于第一读取控制信号而感测感测节点的电压，存储高位感测数据并输出反相的高位感测数据，或者存储输入数据并输出反相的输入数据。低位寄存器响应于第二读取控制信号而感测感测节点的电压，存储第一低位感测数据并输出反相的第一低位感测数据；或者响应于第三读取控制信号而感测感测节点的电压，存储第二低位感测数据并输出反相的第二低位感测数据。高位检验电路接收反相的高位感测数据和反相了的输入数据之一，并响应于接收到的数据输出高位检验数据。低位检验电路接收第一低位感测数据或反相了的第二低位感测数据，并响应于接收到的数据输出低位检验数据。根据本专利技术的另一个方面，提供了一种快闪存储器器件，所述快闪存储器器件具有存储单元阵列、多个页缓冲器电路、多个Y-门电路、以及检验数据决定单元。该存储单元阵列包括分别与多对位线和多个字线相连的多个MLC。分别与多对位线对应而配置了页缓冲器电路。多个页缓冲器电路的每个都向与相应的一对位线相连的一个MLC输出要被编程的数据，并在编程操作的时候产生高位检验数据和低位检验数据。此外，在读取操作的时候，多个页缓冲器电路中的每一个都存储从与一对位线相连的一个MLC中读出的数据。将多个Y-门电路分别与多个页缓冲器电路和数据I/O线相连。多个Y-门电路的每个都在编程操作时响应于一个I/O控制信号而向相应的页缓冲器电路输出通过数据I/O线接收到的要被编程的数据。此外，在读取操作时，多个Y-门电路的每个都向数据I/O线输出从相应的页缓冲器电路接收到的数据。检验数据决定单元确定高位检验数据的逻辑值，并根据确定结果输出第一检验信号，其中，所述高位检验数据是通过第一数据检验线分别从多个页缓冲器电路接收到的。此外，检验数据决定单元确定低位检验数据的逻辑值，并根据确定结果输出第二检验信号，其中，所述低位检验数据是通过第二数据检验线分别从多个页缓冲器电路接收到的。根据本专利技术的另一个方面，提供了一种快闪存储器器件的编程操作方法，所述快闪存储器器件具有分别与多对位线和多个字线相连的多个MLC，所述方法包括如下步骤允许X-译码器根据编程命令译码行地址信号，并根据译码结果激活多个字线中的一个；允许Y-译码器根据编程命令译码列地址信号，并根据译码结果产生页缓冲器控制信号；允许分别与多对位线和感测节点相连的多个页缓冲器根据页缓冲器控制信号而分别选择一对相应的位线；根据每个页缓冲器控制信号在多个页缓冲器的每一个中存储低位编程数据；允许多个页缓冲器的每个检验从与所选择的位线和被激活的字线相连的要被编程的MLC中所读取的低位数据；根据检验结果将低位编程数据编程到或不编程到要被编程的MLC中；响应于每个页缓冲器控制信号，在多个页缓冲器的每一个中存储高位编程数据；以及允许多个页缓冲器的每一个检验高位编程数据，并根据检验结果将高位编程数据编程到或不编程到要被编程的MLC中。附图说明图1是常规的快闪存储器器件的页缓冲器电路的示意性方框图；图2是根据本专利技术的实施例的具有页缓冲器电路的快闪存储器器件的示意性方框图；图3示出了图2所示的页缓冲器电路的详细电路图；图4是解释用图3所示的页缓冲器电路进行MLC编程处理的流程图；图5是图4所示的处理过程(S340)的详细流程图；图6是图4所示的处理过程(S350)的详细流程图；图7是涉及图5和图6所示的处理过程(S340、S350)的信号的时序图；图8是视图，示出了与使用根据本专利技术的快闪存储器器件的页缓冲器电路编程的数据对应的MLC的阈值电压分布；图9示出了图4所示的处理过程(S360)的详细流程图；图10示出了图4所示的处理过程(S370)的详细流程图；以及图11是涉及图9和图10所示的处理过程(S360、S370)的信号的时序图。具体实施例方式以下，将参照附图来本文档来自技高网...

【技术保护点】
一种快闪存储器器件的页缓冲器电路，所述快闪存储器器件具有与至少一对位线相连的多级元件（ＭＬＣ），所述页缓冲器电路包括：高位寄存器，被配置为至少进行下列操作之一：响应于第一读取控制信号，感测感测节点的电压、存储高位感测数据和输出反相的 高位感测数据、存储输入数据和输出反相的输入数据；低位寄存器，被配置为至少执行下列操作之一：响应于第二读取控制信号，感测感测节点的电压、存储第一低位感测数据和输出反相的第一低位感测数据，并响应于第三读取控制信号，感测感测节点的电压、存 储第二低位感测数据和输出反相的第二低位感测数据；高位检验电路，被配置为接收反相的高位感测数据和反相的输入数据之一，并根据接收到的数据输出高位检验数据；以及低位检验电路，被配置为接收第一低位感测数据或反相的第二低位感测数据，并 根据接收到的数据输出低位检验数据。

【技术特征摘要】
KR 2005-5-25 44196/051.一种快闪存储器器件的页缓冲器电路，所述快闪存储器器件具有与至少一对位线相连的多级元件(MLC)，所述页缓冲器电路包括高位寄存器，被配置为至少进行下列操作之一响应于第一读取控制信号，感测感测节点的电压、存储高位感测数据和输出反相的高位感测数据、存储输入数据和输出反相的输入数据；低位寄存器，被配置为至少执行下列操作之一响应于第二读取控制信号，感测感测节点的电压、存储第一低位感测数据和输出反相的第一低位感测数据，并响应于第三读取控制信号，感测感测节点的电压、存储第二低位感测数据和输出反相的第二低位感测数据；高位检验电路，被配置为接收反相的高位感测数据和反相的输入数据之一，并根据接收到的数据输出高位检验数据；以及低位检验电路，被配置为接收第一低位感测数据或反相的第二低位感测数据，并根据接收到的数据输出低位检验数据。2.根据权利要求1的页缓冲器电路，还包括位线选择电路，被配置为根据位线选择信号和放电信号选择一对位线，并将所选择的一对位线连接到感测节点上；预充电电路，被配置为根据预充电控制信号利用内部电压对感测节点进行预充电；数据输入电路，被配置为根据数据输入信号向高位寄存器输出通过数据I/O节点从Y-门电路接收到的输入数据；数据传输电路，被配置为根据第一编程控制信号和第二编程控制信号，进行向感测节点输出反相的输入数据和向感测节点输出反相的第二低位感测数据至少之一；以及数据输出电路，被配置为分别响应于第一数据输出信号和第二数据输出信号，进行通过数据I/O节点之行下列操作至少之一向Y-门电路输出反相的高位感测数据和通过数据I/O节点向Y-门电路输出反相的第二低位感测数据中的。3.根据权利要求1的页缓冲器电路，其中，当接收到的数据为逻辑低时，高位检验电路通过将内部电压施加到第一数据检验线而输出作为逻辑“1”的高位检验数据；当接收到的数据为逻辑高时，通过停止向第一数据检验线提供内部电压而输出作为逻辑“0”的高位检验数据；以及当接收到的数据为逻辑低时，低位检验电路通过将内部电压施加到第二数据检验线而输出作为逻辑“1”的第一低位感测数据或低位检验数据；当接收到的数据为逻辑高时，通过停止向第二数据检验线提供内部电压而输出作为逻辑“0”的低位检验数据。4.根据权利要求2的页缓冲器电路，其中，所述高位寄存器包括感测电路，被配置为响应于第一读取控制信号，感测感测节点的电压并产生高位感测数据；锁存电路，被配置为锁存高位感测数据并输出反相的高位感测数据，或者锁存输入数据并输出反相的输入数据；以及锁存复位电路，被配置为响应于复位控制信号而初始化锁存电路。5.根据权利要求4的页缓冲器电路，其中，当第一读取控制被使能时，感测电路感测感测节点的电压，并输出高位感测数据，所述电压是根据从与所选择的位线相连的多个MLC之一中读取的高位数据而确定的。6.根据权利要求2的页缓冲器电路，其中，低位寄存器包括感测电路，被配置为响应于第二或第三读取控制信号中的一个而感测感测节点的电压，并分别产生第一或第二低位感测数据；以及锁存电路，被配置为进行锁存第一低位感测数据并输出反相的第一低位感测数据，以及锁存第二低位感测数据并输出反相的第二低位感测数据至少之一。7.根据权利要求6的页缓冲器电路，其中，当第三读取控制被使能时，感测电路至少执行下列操作之一感测感测节点的电压并输出第二低位感测数据，所述电压是根据从与所选择的位线相连的多个MLC之一中读取的低位数据而确定的；感测根据反相的输入数据而确定的感测节点的电压，并输出第二低位感测数据。8.根据权利要求2的页缓冲器电路，其中，数据传输电路包括第一传输电路，被配置为根据第一编程控制信号向感测节点输出反相的输入数据，还包括第二传输电路，被配置为响应于第二编程控制信号向感测节点输出反相的第二低位感测数据；并且所述数据输出电路包括第一输出电路，被配置为响应于第一数据输出信号，通过数据I/O节点向Y-门电路输出反相的高位感测数据；以及第二输出电路，被配置为响应于第二数据输出信号，通过数据I/O节点向Y-门电路输出反相的第二低位感测数据。9.一种快闪存储器器件，包括存储单元阵列，具有多个MLC，其中每个MLC与多对位线和多个字线相连；多个页缓冲器电路，分别与所述多对位线对应而配置，其中，在编程操作时，多个页缓冲器电路的每一个都向与相应的一对位线相连的MLC之一输出要被编程的数据，并产生高位检验数据和低位检验数据，并在读取操作时，存储从与该对位线相连的MLC之一中读取的数据；多个Y-门电路和数据I/O线，所述Y-门电路分别与多个页缓冲器电路相连，其中，在编程操作时，多个Y-门电路的每一个响应于I/O控制信号，向相应的页缓冲器电路输出通过数据I/O线接收到的要被编程的数据，并在读取操作时向数据I/O线输出从相应的页缓冲器电路接收到的数据；以及检验数据决定单元，被配置为确定通过第一数据检验线分别从多个页缓冲器电路接收到的高位检验数据的逻辑值，并根据确定结果输出第一检验信号；确定通过第二数据检验线分别从多个页缓冲器电路接收到的低位检验数据的逻辑值，并根据确定结果输出第二检验信号。10.根据权利要求9的快闪存储器器件，还包括X-译码器，被配置为响应于编程命令和读取命令至少之一，译码行地址信号，并根据译码结果激活多个字线之一，并因此响应于第一和第二检验信号至少之一，将编程电压施加或不施加到被激活的字线上；Y-译码器，被配置为响应于编程命令和读取命令至少之一，译码列地址信号，并根据译码结果输出页缓冲控制信号和I/O控制信号。11.根据权利要求10的快闪存储器器件，其中，页缓冲控制信号包括第一到第三读取控制信号、位线选择信号、放电信号、预充电控制信号、数据输入信号、第一编程控制信号、第二编程控制信号、第一数据输出信号和第二数据输出信号，并且多个页缓冲器电路的每一个包括高位寄存器，被配置为至少执行下列操作之一响应于第一读取控制信号，感测一个感测节点的电压、存储高位感测数据、输出反相的高位感测数据、存储输入数据并输出反相的输入数据；低位寄存器，被配置为至少进行下列操作之一响应于第二读取控制信号感测感测节点的电压、存储第一低位感测数据并输出反相的第一低位感测数据，响应于第三读取控制信号感测感测节点的电压、存储第二低位感测数据并输出反相的第二低位感测数据；高位检验电路，被配置为接收反相的高位感测数据和反相的输入数据之一，并根据接收到的数据来输出高位检验数据；低位检验电路，被配置为接收至少第一低位感测数据和反相的第二低位感测数据之一，并根据接收到的数据来输出低位检验数据。12.根据权利要求11的快闪存储器器件，其中，多个页缓冲器电路的每一个还包括位线选择电路，被配置为根据位线选择信号和放电信号选择一对相应的位线，并将所选择的位线连接到感测节点上；预充电电路，被配置为根据预充电控制信号利用内部电压对感测节点进行预充电；数据输入电路，被配置为根据数据输入信号向高位寄存器输出通过数据I/O节点从Y-门电路接收到的输入数据；数据传输电路，被配置为根据第一编程控制信号和第二编程控制信号至少进行下列操作之一向感测节点输出反相的输入数据和向感测节点输出反相的第二低位感测数据；数据输出电路，被配置为响应于第一数据输出信号和第二数据输出信号，至少进行下列操作之一通过数据I/O节点向Y-门电路输出反相的高位感测数据，和通过数据I/O节点向Y-门电路输出反相的第二低位感测数据；其中，在与该对位线相连的MLC之一的低位数据的编程操作时，要被编程的数据是反相的第二低位感测数据，并且在与该对位线相连的MLC之一的高位数据的编程操作时，要被编程的数据是反相的输入数据，并且在与该对位线相连的MLC之一的低位数据的读取操作时，读取数据是反相的第二低位感测数据，并且在与该对位线相连的MLC之一的高位数据的读取操作时，读取数据是反相的高位感测数据。13.根据权利要求11的快闪存储器器件，其中，当所接收的数据是逻辑低时，高位检验电路通过将内部电压施加到第一数据检验线上而输出作为逻辑“1”的高位检验数据；并且当所接收到的数据是逻辑高时，通过停止将内部电压施加到第一数据检验线上而输出作为逻辑“0”的高位检验数据；并...

【专利技术属性】
技术研发人员：元嘇规，成镇溶，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]