半导体存储器件及其驱动方法技术

提供了半导体存储器件及其驱动方法。半导体存储器件包括：第一锁存器，响应于模式寄存器设置（ＭＲＳ）命令脉冲来锁存由多位构成的ＭＲＳ代码；代码控制器，响应于来自所述第一锁存器的输出信号中的预设位的代码值来生成控制信号；第二锁存器，响应于所述控制信号而选择性地锁存来自所述第一锁存器的输出信号；以及模式解码器，对来自所述第二锁存器的输出信号进行解码，以输出工作模式。

【技术实现步骤摘要】

本专利技术涉及半导体设计技术，具体而言，涉及半导体存储器的设计技 术，更具体而言，涉及用于处理模式寄存器设置(MRS)命令以确定动 态随M取存储器(DRAM)的工作模式的技术。
技术介绍
通常，大多数半导体存储器件(包括DRAM)都应该确定满足系统 所要求的特性的工作模式,例如列地址选通(CAS)延时(CL)、突发长 度(BL)或突发类型(BT)等。当输入MRS命令时，基于施加到地址 引脚的MRS代码来确定工作模式。MRS代码由l位或多位的地址的组合构成。例如，使用地址A0-A2 来确定突发长度BL2、 BL4或BL8，使用地址A3来确定突发类型(串行 的或交织的)，而使用地址A4-A6来确定CAS延时CL1.5、 CL2、 CL2.5 或CL3。另外，使用地址A7来确定存储器件是处于测试模式还是处于正 常模式，而使用地址A8来确定是否将延迟锁相环(DLL)复位。一旦确定了模式寄存器域，则保持其上的信息，直到另一MRS命令 使其复位。图1是通用MRS解码器的框图。参考图1，所述通用MRS解码器包括模式寄存器10和模式解码器 12，模式寄存器10用于响应于MRS命令脉冲MRSP来锁存MRS代码 ADD<0:16>，模式解码器12用于对锁存的MRS代码MREGO:16〉进行解码，以确定工作模式。更具体地，当mrs代码add〈0:16〉连同mrs命令一起经由地址引 脚被输入时，模式寄存器10与响应于mrs命令而产生的mrs命令脉冲 mrsp同步地锁存mrs代码add<0:16>。然后，模式解码器12对锁存的mrs代码mrego:16〉进行解码， 以输出工作模式信号，如cl、 bl或bt等。但是，在上述的通用mrs解码器中，当输入非法的mrs代码时， 半导体存储器件发生故障。也就是说，通用mrs解码器在接收到非法代 码时按原样对其进行解码，从而使得存储器件以错误的工作模式运行。
技术实现思路
本专利技术的实施例旨在提供一直半导M储器件及其驱动方法，所述半 导体存储器件能够防止在被施加了非法mrs代码时可能发生的故障。根据本专利技术的一个方面，提供了一种半导体存储器件，该半导M储 器件包括第一锁存器，用于响应于模式寄存器设置(mrs)命令脉冲 来锁存由多位构成的模式寄存器设置(mrs)代码；代码控制器，用于 响应于来自所述第一锁存器的输出信号中的预i殳位的代码值来生成控制 信号；第二锁存器，用于响应于所述控制信号而选择性地锁存来自所述第 一锁存器的输出信号；以及模式解码器，用于对来自所述第二锁存器的输 出信号进行解码，以输出工作模式。根据本专利技术的另一方面，换_供了一种半导体存储器件的驱动方法.该 方法包括当模式寄存器设置(mrs)代码被施加时，基于多位的所述 mrs代码中的预定位的代码值，判断所述mrs代码是否非法；以及当 在所述判断步骤中断定所述mrs代码为非法代码时，基于先前的mrs 代码值来确定工作模式。本专利技术在所施加的mrs代码为非法时，通过使所有的mrs代码以 及由多位的地址的组合构成且与特定的工作模式(如cl)对应的mrs 代码保持在先前的状态来防止发生故障。附图说明图1是通用mrs解码器的框图。图2是根据本专利技术一个实施例的MRS解码器的框图。图3是电路图，示出图2中的MRS代码控制器22的第一逻辑实施 方式。图4是电路图，示出图2中的MRS代码锁存器24的逻辑实施方式。图5是电路图，示出图2中的MRS代码控制器22的第二逻辑实施 方式。具体实施方式下文将参考附图详细描述根据本专利技术的优选实施例，使得本专利技术所属 领域的普通技术人员能够容易地实践本专利技术。图2是根据本专利技术一个实施例的MRS解码器的框图.参考图2，根据本专利技术该实施例的MRS解码器包括模式寄存器20， 用于响应于MRS命令脉冲MRSP来锁存MRS代码ADD<0:16>; MRS 代码控制器，用于接收与特定的工作模式(如CL)对应的锁存的MRS 代码MREG〈4:6、以生成控制信号CTRL; MRS >^码锁存器24，用于 响应于控制信号CTRL对锁存的MRS代码MREG《:16〉进行选择性锁 存；以及模式解码器26,用于对从MRS代码锁存器24输出的最终的 MRS代码MREG—K0:16〉进行解码，以输出工作模式。图3的电路图示出图2中的MRS代码控制器22的第一逻辑实施方式。参考图3， MRS代码控制器22具有反相器INVIO、 INV11和INV12 以及NAND(与非)门NANDIO，反相器INVIO、 INV11和INV12分别 将锁存的MRS代码MREG<4>、 MREG〈5〉和MREG〈6〉反相，NAND 门NAND10用于对来自反相器INVIO、 INV11和INV12的输出信号执行 NAND (与非)操作，以输出控制信号CTRL。图4的电路图示出图2中所示的MRS代码锁存器24的逻辑实施方式。参考图4， MRS代码锁存器24具有缓冲器40，用于緩冲>^漠式寄 存器20输出的MRS代码MREG〈N、传递单元42,用于响应于控制信 号CTRL将来自緩沖器40的输出信号选择性地传递到下一级；以及锁存 器44，用于锁存来自传递单元42的输出信号。图4所示的电膝故配置成对应于MRS代码锁存器24中的多个MRS 代码锁存器中的位N，其中所述多个MRS代码锁存器的数量可等于代码 位的数量。这里，緩冲器40具有用于将MRS代码MREG〈I^反相的反相器 INV13、用于将来自INV13的输出信号反相的INV14、用于将来自INV14 的输出信号反相的INV15和用于将来自INV15的输出信号反相的INV15 的INV16。传递单元42具有用于将控制信号CTRL反相的反相器INV17以及 传输门TGIO,传输门TGIO用于在控制信号CTRL和来自反相器INV17 的输出信号二者的控制下切换来自緩冲器40的输出信号。锁存器44具有用于将来自传递电路42的输出信号反相锁存的反相锁 存器INV18和INV19、以及用于将来自反相锁存器INV18和INV19的输 出信号反相以输出最终的MRS代码MREG_I <]\>的>^相器INV20。在操作中，当MRS代码ADDO:16〉连同MRS命令一起经由地址引 脚被输入时，模式寄存器20与响应于MRS命令而产生的MRS命令脉沖 MRSP同步地锁存MRS代码ADD<0:16>。然后，MRS代码控制器22基于施加于其的锁存的MRS代码 MREG〈4:6〉来生成控制信号CTRL。当锁存的MRS代码MREG<4>、 MREG〈5〉和MREG〈6〉均为0时，控制信号CTRL变成逻辑低电平， 而在其他情况下，控制信号CTRL变成逻辑高电平。锁存的MRS代码 MREG<4>、 MREG〈5〉和MREG〈6〉是确定CAS延时CL的MRS代码。 当这些锁存的MRS代码MREGO、 MREG〈5〉和MREGO均为0 时，他们^L视为不确定的非法代码。当锁存的MRS代码MREG《4:6〉正常时，控制信号CTRL为逻辑高 电平。因此，MRS代码锁存器24中的传输门TG10被接通，从而按原样 输出锁存的MRS代码MREGO本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：　第一锁存器，被配置成响应于模式寄存器设置ＭＲＳ命令脉冲来锁存由多位构成的模式寄存器设置ＭＲＳ代码；　代码控制器，被配置成响应于来自所述第一锁存器的输出信号中的预设位的代码值来生成控制信号；　第二锁存器，被配置成响应于所述控制信号而选择性地锁存来自所述第一锁存器的输出信号；以及　模式解码器，被配置成对来自所述第二锁存器的输出信号进行解码，以输出工作模式。

【技术特征摘要】
KR 2007-9-28 10-2007-0098222;KR 2008-9-25 10-2008-1. 一种半导体存储器件，包括第一锁存器，被配置成响应于模式寄存器设置MRS命令脉冲来锁存由多位构成的模式寄存器设置MRS代码；代码控制器，被配置成响应于来自所述第一锁存器的输出信号中的预设位的代码值来生成控制信号；第二锁存器，被配置成响应于所述控制信号而选择性地锁存来自所述第一锁存器的输出信号；以及模式解码器，被配置成对来自所述第二锁存器的输出信号进行解码，以输出工作模式。2. 如权利要求l所述的半导体存储器件，其中，多位的所述MRS代 码是在施加所述MRS命令脉冲时经由多个地址引脚而输入的。3. 如权利要求2所述的半导体存储器件，其中，所述第二锁存器包 括与来自所述第一锁存器的MRS代码的多位对应的多个位锁存器。4. 如权利要求3所述的半导体存储器件，其中，所述多个位锁存器 中的每个包括緩冲器,被配置成緩冲从所述第一锁存器输出的MRS代码的对应位，传递单元，被配置成响应于所述控制信号而选择性地传递来自所述緩 冲器的输出信号，以及锁存器，被配置成锁存来自所述传递单元的输出信号。5. 如权利要求2所述的半导体存储器件，其中，所述代码控制器包括第一非法代码检测器，被配置成接M所述第一锁存器输出的MRS 代码的第一和第二位，以检测预定的非法代码组合，第二非法代码检测器，被配置成采用所述第 一和第二位来检测与从所 述第 一非法代码检测器中检测的预定的非法代码组合不同的预定的非法 代码组合，以及组合单元，被配置成组合来自所述第一非法代码检测器和所述第二非 法代码检测器的输出信号，以输出所述控制信号。6.，权利要求2所述的半导体，储器件，其中，所述代码控制-器响7. 如权利要求6所述的半导M储器件，还包括第一非法代码检测器，被配置成接M所述第一锁存器输出的MRS 代码的第一至第三位，以检测预定的非法代码组合，第二非法代码检测器，被配置成采用从所述第一锁存器输出的MRS 代码的第 一和第二位来检测与从所述第 一非法代码检测器中检测的预定 的非法代码组合不同的预定的非法代码组合，第三非法代码检测器，被配置成接收所述第 一和第二位来检测与从...

【专利技术属性】
技术研发人员：尹锡彻，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]