包括作为熔丝元件的二极管的熔丝存储单元制造技术

公开了一种由插入到导体之间的半导体结型二极管形成的存储单元。通过使存储单元呈现非常高的电阻来对所述单元编程，使得当施加读取电压时在导体之间不再流过电流。在该单元中，二极管表现为熔丝。半导体结型二极管包括硅，所述硅与硅化物相接触时结晶化。硅化物可以提供用于结晶化的模板，降低了硅的缺陷密度并且提高了其导电性。在形成硅化物的步骤期间，还原插入在硅和硅成形金属之间的电介质层（例如，氧化物、氮化物、或氮氧化物）是有利的。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种熔丝存储单元，包括通过将二极管转换到高阻状态 来编程的低阻二极管。
技术介绍
已知非易失性存储单元釆用垂直定向的二极管，所述二极管置于导 体之间，所述二极管与反熔丝(antifuse)配对，或具有插入在二极管 部分之间的反熔丝。形成时，当施加读电压时，单元传导很少的电流或 不传导电流。通过在导体之间、二极管和反熔丝两端施加高电压，使反 熔丝破裂，并且创建横跨单元的低阻通道，使得当施加相同的读电压时 增加的电流在导体之间流过，从而对单元编程。大体上，在半导体应用中，将更多的器件封装到较小的管芯区域中 对于增加密度是有利的。因为以日益变小的尺度来制造将反熔丝与二极 管配对的存储单元，对单元编程所需的能量和足够毁坏单元的能量之间的窗口减小。因此，需要非易失性可一次编程的存储单元，可以縮放到较小的维 度而保持容易地可编程。
技术实现思路
本专利技术通过以下权利要求限定，并且不能将此部分理解为对那些权 利要求的限制。大体上，本专利技术涉及一种熔丝存储单元，包括在未编程 的、低阻状态下形成的二极管，所述低阻状态被转换成已编程的、高阻 状态，二极管本身作为熔丝。本专利技术的第一方面提供一种具有未编程和已编程的状态的非易失 性熔丝存储单元，包括半导体结型二极管，其中当单元从未编程的状态 转变成已编程的状态时，半导体结型二极管担当熔丝。本专利技术的另一个方面提供多个未编程的非易失性熔丝存储单元，包 括以第一高度在衬底上形成的多个实质平行的第一导体；以第二高度在衬底上形成的多个实质平行的第二导体，其中，第二高度与第一高度不同；多个导电柱，每一个柱设置在第一导体之一和第二导体之一之间， 并且每一个柱与第一柱之一和第二柱之一电接触，其中每一个柱均包括 硅化物层。本专利技术的优选实施例提供一种存储单元的单片三维存储阵列，包 括第一存储级，第一存储级包括多个第一存储单元，多个第一存储单元的每一个存储单元均具有未编程的和已编程的状态，每一个存储单元 包括半导体结型二极管，其中当将单元从未编程的状态转换到已编程的状态时，半导体结型二极管担当熔丝；以及第二存储级，在第一存储级 上面单片地形成第二存储级。另一个优选实施例提供一种单片三维存储阵列，包括在衬底上形 成的第一存储级，第一存储级包括以第一高度在衬底上形成的多个实质 平行的下部导体，和以第二高度在衬底上形成的多个实质平行的上部导 体，其中第二高度超过第一高度；以及多个柱，每一个柱均设置在第一 导体之一和第二导体之一之间，其中每一个柱包括结型二极管和硅化物 层，其中每一个结型二极管均与下部导体之一和上部导体之一电接触；以及在第一存储级上单片地形成的第二存储级。本专利技术的另一个方面提供一种用于形成熔丝存储单元、并且对其编 程的方法，所述方法包括形成存储单元，所述存储单元包括具有未编 程的低阻状态的半导体结型二极管；并且通过将二极管转换到已编程的 高阻状态来对存储单元编程。本专利技术的另一个方面提供一种用于形成多个未编程的熔丝存储单 元的方法，所述方法包括以第一高度在衬底上形成多个实质平行的第 一导体；形成多个第一半导体结型二极管，每一个第一半导体结型二极 管位于第一导体之一上并且与其电接触；在第一半导体结型二极管的每 一个上形成硅化物层，并且与其接触；以及以第二高度在衬底上形成多 个实质平行的第二导体，每一个硅化物层与第二导体之一电接触。本专利技术的另一个优选实施例提供一种用于形成单片三维存储阵列 的方法，所述方法包括通过以下方法形成存储单元的第一存储级以第 一高度在衬底上形成多个实质平行的下部导体；以第二高度在衬底上形 成的多个实质平行的上部导体，第二高度超过第一高度；以及形成多个 柱，每一个柱均设置在第一导体之一和第二导体之一之间并且与第一导 体之一和第二导体之一电接触，其中每一个柱包括硅化物层；以及在第 一存储级上单片地形成第二存储级。在这里描述的本专利技术的每一个方面和实施例均可以单独使用或彼 此组合使用。现在将参考附图描述优选的方面和实施例。附图说明图la和图lb是包括以不同特征尺寸形成的导体之间的结型二极管和反熔丝的相同存储单元的透视图。图2a-2d示出了说明根据本专利技术形成的多个存储单元的制作的剖面图。图3a和图3b是示出了在本专利技术的存储单元中使用的p-i-n结型二 极管的优选结构的剖面图。图4是包括不具有在顶部和底部导体之间设置的电介质破裂反熔丝13的垂直定向结型二极管的存储单元的透视图。图5是包括根据本专利技术形成的单元的存储器的一种可能电路布局的 平面图。图6a和6b是包括熔丝和非熔丝存储单元的存储级的形成和预处理 中的步骤的平面图。具体实施例方式半导体结型二极管(例如，p-n二极管或p-i-n二极管)己经与电介 质破裂反熔丝配对以形成存储单元。二极管插入到导体之间，并且将编 程电压施加到导体之间，以使反熔丝破裂，并且对存储单元编程。示例 包括在以下文件中描述的存储单元和存储阵列Herner等人于2002年12 月19日递交的美国专利申请No. 10/326, 470， An Improved Method for Making High Density Nonvolatile Memory(下文中的470申请)； Johnson等人的美国专利No.6，034,882， Vertically stacked field programmable nonvolatile memory and method of fabrication(下 文中的882专利)；Johnson的美国专利No. 6， 525， 953， Vertically stacked 'field programmable nonvolatile memory and method of fabrication ; Knall等人的美国专利No. 6， 420, 215 ， Three Dimensional Memory Array and Method of Fabrication ; Vyvoda等 人2002年6月27日递交的美国专利申请No. 10/185507， Electrically Isolated Pillars in Active Devices; Cleeves等人2003年12月5曰递 交的美国专利申请No. 10/728， 451 Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate ; Petti等人2002年12月3日递交的美国专利申请 No.10/728230， Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide，，(下文中的 230申请)；所有这些都转让给本专利技术的受让人，并且全部内容合并在此 作为参考。术语结型二极管在这里用于表示具有在一个方向比另一方向更容易地传导电流的性能、具有两个端电极、并且由一个电极是P型而另一个电极是n型的半导体材料制成的半导体器件。示例包括p-n二极管和 n-p二极管本文档来自技高网...

【技术保护点】
一种具有未编程和已编程的状态的非易失性熔丝存储单元，包括半导体结型二极管，其中，当单元从未编程的状态转变成已编程的状态时，半导体结型二极管担当熔丝。

【技术特征摘要】
【国外来华专利技术】US 2004-9-29 10/955,3871. 一种具有未编程和已编程的状态的非易失性熔丝存储单元，包括半导体结型二极管，其中，当单元从未编程的状态转变成已编程的状态时，半导体结型二极管担当熔丝。2. 如权利要求1所述的非易失性熔丝存储单元，其中，在未编程的状态中，半导体结型二极管处于低阻状态，而在已编程的状态中，半 导体结型二极管处于高阻状态。3. 如权利要求2所述的非易失性熔丝存储单元，还包括第一导体 和第二导体，其中，在未编程的状态中，将半导体结型二极管设置在第 一和第二导体之间，并且与第一和第二导体电接触。4. 如权利要求3所述的非易失性熔丝存储单元，其中，在未编程 的低阻状态中，当在第一和第二导体之间施加约0. 5和约3V之间的读取 电压时，在第一和第二导体之间流过约0. 4微安或以上的电流。5. 如权利要求4所述的非易失性熔丝存储单元，其中，在未编程 的低阻状态中，当在第一和第二导体之间施加约0. 5和约3V之间的读取 电压时，在第一和第二导体之间流过约l.O微安或以上的电流。6. 如权利要求3所述的非易失性熔丝存储单元，其中，在已编程 的高阻状态中，二级管两端的电阻是约1X1()7欧姆或以上。7. 如权利要求6所述的非易失性熔丝存储单元，其中，在已编程 的高阻状态中，二级管两端的电阻是约2X108欧姆或以上。8. 如权利要求3所述的非易失性熔丝存储单元，其中，以第一高 度在衬底上形成第一导体，以第二高度在衬底上形成第二导体，第二高 度超过第一高度，并且半导体结型二极管是垂直定向的柱。9. 如权利要求8所述的非易失性熔丝存储单元，其中，半导体结 型二极管是P-i-n二极管。10. 如权利要求9所述的非易失性熔丝存储单元，其中，在未编程 的状态中，半导体结型二极管与硅化物层相接触。11. 如权利要求10所述的非易失性熔丝存储单元，其中，硅化物层包括从由硅化钛、硅化钴、硅化铬、硅化钽、硅化铂、硅化镍、硅化 铌、和硅化钯组成的组中所选择的硅化物。12. 如权利要求11所述的非易失性熔丝存储单元，其中，第一导 体或第二导体包括钨。13. 如权利要求11所述的非易失性熔丝存储单元，其中，半导体 结型二极管的最大直径不超过约150nm。14. 如权利要求13所述的非易失性熔丝存储单元，其中，半导体 结型二级管的最大直径不超过约90nm。15. 如权利要求8所述的非易失性熔丝存储单元，其中，衬底包括 单晶硅。16. 如权利要求2所述的非易失性熔丝存储单元，其中，通过在二 极管两端施加编程电压，将半导体结型二极管从未编程的低阻状态转换 到己编程的高阻状态。17. 如权利要求16所述的非易失性熔丝存储单元，其中，编程电 压在约4V和约30V之间。18. 如权利要求2所述的非易失性熔丝存储单元，其中，存储单元 位于单片三维存储阵列的第一存储级。19. 如权利要求18所述的非易失性熔丝存储单元，其中，在第一 存储级上至少单片地形成第二存储级。20. —种多个未编程的非易失性熔丝存储单元，包括 以第一高度在衬底上形成的多个实质平行的第一导体； 以第二高度在衬底上形成的多个实质平行的第二导体，其中，第二高度与第一高度不同；多个导电柱，每一个柱设置在第一导体之一和第二导体之一之间， 并且每一个柱与第一柱之一和第二柱之一电接触，其中，每一个柱均包括硅化物层。21. 如权利要求20所述的多个未编程的非易失性熔丝存储单元， 其中，多个柱每一个均包括半导体结型二极管。22. 如权利要求21所述的多个未编程的非易失性熔丝存储单元， 其中，每一个硅化物层位于半导体结型二极管之一和多个第二导体之一之间，并且与所述半导体结型二极管之一和所述多个第二导体之一相接 触。23. 如权利要求22所述的多个未编程的非易失性熔丝存储单元， 其中，第二高度超过第一高度。24. 如权利要求23所述的多个未编程的非易失性熔丝存储单元， 其中，非易失性烙丝存储单元的每一个均包括多个第一导体之一的一部分； 多个柱之一；以及 多个第二导体之一的一部分。25. 如权利要求24所述的多个未编程的非易失性熔丝存储单元， 其中，针对未编程的存储单元的每一个，当在存储单元的第一导体和第 二导体之间施加约0. 5V和约3V之间的读取电压时，在所述存储单元的 第一导体和第二导体之间流过约0. 4微安和约100微安之间的电流。26. 如权利要求25所述的多个未编程的非易失性熔丝存储单元， 其中，针对未编程的存储单元的每一个，当在存储单元的第一导体和第 二导体之间施加约1. 3和约2. 3V之间的读取电压时，在所述存储单元的 第一导体和第二导体之间流过约1微安和约50微安之间的电流。27. 如权利要求20所述的多个未编程的非易失性熔丝存储单元， 其中，硅化物层包括从由硅化钛、硅化钴、硅化铬、硅化钽、硅化铂、 硅化镍、硅化铌、和硅化钯组成的组中所选择的硅化物。28. 如权利要求20所述的多个未编程的非易失性熔丝存储单元， 其中，衬底包括单晶硅。29. 如权利要求20所述的多个未编程的非易失性熔丝存储单元， 其中，多个单元组成单片三维存储阵列的一部分。30. 如权利要求29所述的多个未编程的非易失性熔丝存储单元， 其中，三维单片存储阵列至少包括在彼此上面单片地形成的两个存储级。31. —种存储单元的单片三维存储阵列，包括第一存储级，第一存储级包括多个第一存储单元，所述多个第一存 储单元的每一个存储单元均具有未编程的和己编程的状态，每一个存储单元包括半导体结型二极管，其中当将单元从未编程的状态转换到已编程的状态时，半导体结型二极管担当熔丝；以及第二存储级，在第一存储级上面单片地形成第二存储级。32. 如权利要求31所述的单片三维存储阵列，其中，在未编程的 状态中，每一个半导体结型二极管处于低阻状态，而在已编程的状态中， 每一个半导体结型二极管处于高阻状态。33. 如权利要求32所述的单片三维存储阵列，其中，第一存储级 还包括以第一高度在衬底上形成的多个第一导体以及以第二高度在衬 底上形成的多个第二导体，其中第二高度与第一高度不同。34. 如权利要求33所述的单片三维存储阵列，其中，每一个存储 单元还包括第一导体之一的一部分和第二导体之一的一部分，其中，当 单元处于未编程的状态时，将半导体结型二极管设置在第一和第二导体 部分之间，并且与第一和第二导体部分电接触。35. 如权利要求34所述的单片三维存储阵列，其中，在未编程的 低阻状态中，当在每一个存储单元的第一和第二导体之间施加约0.5V 和约3V之间的读取电压时，在所述存储单元的第一和第二导体之间流过 约0.4安培或以上的电流。36. 如权利要求35所述的单片三维存储阵列，其中，在未编程的 低阻状态中，当在每一个存储单元的第一和第二导体之间施加约0.5V 和约3V之间的读取电压时，在所述存储单元的第一和第二导体之间流过 约l.O安培或以上的电流。37. 如权利要求32所述的单片三维存储阵列，其中，在已编程的 高阻状态中，每一个半导体结型二级管两端的电阻是约1X107欧姆或以 上。38. 如权利要求32所述的单片三维存储阵列，其中，在己编程的 高阻状态中，每一个半导体结型二级管两端的电阻是约2乂108欧姆或以 上。39. 如权利要求32所述的非单片三维存储阵列，其中，每一个半 导体结型二极管是垂直定向的柱。40. 如权利要求39所述的单片三维存储阵列，其中，每一个半导 体结型二极管是P-i-n二极管。41. 如权利要求40所述的单片三维存储阵列，其中，在未编程的 状态中，每一个半导体结型二极管均与硅化物层相接触。42. 如...

【专利技术属性】
技术研发人员：克里斯托弗J佩蒂，
申请(专利权)人：桑迪斯克三维有限公司，
类型：发明
国别省市：US[美国]