【技术实现步骤摘要】
本专利技术系有关于半导体记忆(存储)装置，特别是有关于在高容量的静态随机存贮器(以下简称SRAM)中，具备有位元线(Bit Line)漏电流补偿电路的改良半导体记忆装置，该位元线系可防止资料读出/写入动作时的误动作。附图中，第3图及第4图所示的是与本专利技术中做为现有技术对象的SRAM的记忆单元有关的电路，对此说明如下具有记忆装置的基本构造1示于第3图及第4图，记忆装置包含有记忆单元(记忆胞)311，系可电气性地维持“0”或“1”的资料的锁存构造;文字线(Word Line)WL，是与MOS电晶体2、3的栅极连接，而这些MOS电晶体系分别连接于该记忆单元311两端的切换式电晶体;及，位元线BLi、BLi，系连接于这些切换式电晶体的信号线上;更包含自由充电(Free Change)电晶体T31、T32，系连接于位元线与电源之间，使此对位元线分别在读出和写入前，以预定的电位同等地充电;又包含MOS电晶体T35，系连接于位元线之间，为了资料线的均值化，可接受由未示于图中的均值器电路所供给的予定脉冲φBQi。这些自由充电电晶体接受图中标记φBLi的脉冲信号，这就意...
【技术保护点】
一种半导体记忆装置，具备有：复数的文字线与复数的位元线对；多数的记忆单元，系具有分别与前述文字线及位无线的各交点连接的锁存构造；自由充电手段，系连接于前述成对的位元线与电源之间，在读出或写入前，以一定电位，将位元线充电至同电位；及，漏电流补偿电路，用以补偿前述记忆单元的漏电流，其特征在于：前述漏电流补偿电路系插入电源与位无线对之间；且，由一对切换电晶体的各栅极端子连接于对方的漏极端子，所构成的。
【技术特征摘要】
KR 1991-5-28 91-87351.一种半导体记忆装置，具备有复数的文字线与复数的位元线对；多数的记忆单元，系具有分别与前述文字线及位元线的各交点连接的锁存构造；自由充电手段，系连接于前述成对的位元线与电源之间，在读出或写入前，以一定电位，将位元线充电至同电位；及，漏电流补偿电路，用以补偿前述记忆单元的漏电流，其特征在于前述漏电流补偿电路系插入电源与位元线对之间；且，由一对切换电晶体的各栅极端子连接于对方的漏极端子，所构成的。2.如专利要求1所记载的半导体记忆装置，其中，该一对切换电晶体的型式系与自由充电用的电昌体相同型式;且，与连接于文字线与记忆单元间的电晶体是不同型式的。3.如专利要求1所记载的半导体记忆装置，于前述一对位无线间，包含均值手段。4.如专利要求1所记载的半导体记忆装置，供给至前述自由充电手段之控制信号系由ATD(Address Transistion Detector)电路供给，该ATD系依位址信号变化的检出，由内部产生脉冲，而执行动作的。5.如专利要求1所记载的半导体记忆装置，前述一对的切换电晶体系IGFET(Insulated Gate Field Effect Transistor)。6.如专利要求1所记载的半导体记忆装置，包含前述记忆单元的记忆方块系配置成，在单一的文字线上多数连接成的。7.一种半导体记忆装置，具备有复数的文字线与复数的位...
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