半导体存储器件制造技术

本发明专利技术之目的在于提供，在测试模式时，不向被冗余块替换下的次品块施加分批写入／分批擦去高电压的电路结构的ＮＡＮＤ型ＥＥＰＲＯＭ。在用于测试的全块分批写入／分批擦去模式中，具备将被冗余切换掉的次品块作为非选择的结构的块选择电路（ＢＳＣ１～６），禁止向次品块施加由升压电路升压的全块分批写入／分批擦去的高电压。该块选择电路，在熔丝切断的状态下，若输入分批写入／分批擦去信号就输出“非选择”信号。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储器件，特别涉及适合于NAND型EEPROM的测试方式中的存储单元寿命试验的半导体存储器件。图3是EEPROM的存储单元结构之一例的剖面图。在硅基片7表面部分隔着沟道区5形成源1及漏2，在源1、漏2及沟道5上隔着氧化膜6形成浮栅4。漏2上的氧化膜6的一部分做成隧道氧化膜6a。而且，在浮栅4上隔着氧化膜形成控制栅3，再用氧化膜覆盖整个结构。根据在浮栅4中是否存在电子，将在EEPROM的存储单元中存储的数据存储为0/1。即，向控制栅3施加高电压，设漏2与源1之间的沟道5的电位为0V，则在浮栅4与沟道5之间的氧化膜6产生高电场，隧道电流流过隧道氧化膜6a，将电子捕获在浮栅4中，存储单元的阈值电压上升(写入)。反之，若把控制栅3的电位作为0V，给沟道5施加高电压，则将电子从浮栅4抽至沟道5，存储单元的阈值电压下降(擦去)。虽然根据高电场下的氧化膜中的隧道电流，进行对写入/擦去动作中的存储单元的阈值电压的控制，但由于该隧道电流非常小，电流可同时流过多个存储单元。因而，在NAND型EEPROM中，就测试方式而言，对各自由多个存储单元构成的多个块的全体，可设置分批写入方式/分批擦去方式，根据输入的外来信号，可整块分批写入/分批擦去。在器件内部的升压电路产生写入/擦去用的高电压，通常该电压约24V。也试制过更高电压的器件。NAND型EEPROM与其它的存储器相同，在发现次品块的场合，具有用于替换该次品块的冗余块及切换电路，在处于圆片状态试验发现次品块的场合，切断熔丝，将该次品块用冗余块替换，由于可以不选择该次品块，因而可当作正品使用。图4是常规的NAND型EEPROM电路的一例，是具有由块地址BAO—1、/BAO—1构成的4个块与作为备用冗余块的2个块的电路图。在通常状态下，在所使用的4个块中，对应设置各有3个输入端的NAND门ND41～ND44，在2个冗余块中，对应设置各有2个输入端的NAND门ND45、ND46。但是，在说明书中附加了标记『/』的逻辑信号作为原逻辑信号的反逻辑信号使用，但在图面中，则使用通常的反逻辑标记『—』。在对应于块1～4的NAND门ND41～44中，输入了指定各自块的2个块地址信号和用冗余块替换该块的切换信号。另外，在对应于冗余块SP块1～2的NAND门ND45、46中，输入了指定各自块的2个块地址信号。在图4的电路中，讨论关于将块2置换成备用的SP块1的情况。块2的块地址处于BA0＝H(高)、BA1＝L(低)，但是/BA0＝L、BA1＝H。为了将块2置换成SP块1，应切断SP块1的熔丝(fa～fd)中的fa和fd。这时，从外部输入的控制信号/CPE(Chip Enable)为L，因为通过缓冲器，从/CPE得到的信号/CPE*是与/CPE相同的逻辑信号，/CPE*也成为L。另外，RDE(Redundancy Enable)在通常的块与备用块置换的情况下成为H。在不是测试方式的场合，即，测试信号TST＝L的场合下，因V1＝H，使得V3＝L、又因V2＝L，使得V4＝H。因TST＝L，使得V5＝V6＝H、因而V7＝H，V8＝L。所以，使得V9＝H，因V10＝H，使得V11＝L。另外，在V9＝V12＝H时，还因RDE＝H，使得V13＝L、V14＝H。但是，与V15～V25的L/H无关，V31～V34＝L，因V27＝V28＝H，使得V35＝H，因V29＝L，V30＝H，使得V36＝L，使得SP块1被选中。按上述情况，切断熔丝，用备用的冗余块替换次品块，可不选择次品块，这样一来即可当做正品加以使用。然而，在以冗余块替换次品块而使用的NAND型EEPROM中，在测试方式的分批写入/分批擦去方式中，在电路的构成上产生也向切断熔丝后被冗余块替换的那个次品块施加了高电压的问题。在测试方式的场合，即，TST＝H的情况下，V5＝V6＝L，与V3、V4的L/H无关，使得V7＝H、V8＝H。另外，因V10＝L，使得V11＝H，因V12＝H，RDE＝H，使得V13＝V14＝H。但是，V15～V30成为H，则全部块被选中。因此，在全块分批写入/分批擦去的施加高电压的场合，从次品块泄漏出很大的电流，由于分批写入/擦去，在升压电路降低升压电压。另外，比如，即使最初漏电流小，在其后的采用测试模式的试验中往往变坏，增加漏电流。在这种情况下，将次品块与冗余块替换，不管其余的块是否全为正品，由于得不到足够的电压，则变为不能进行写入/擦去的状态。即，上述器件在除测试方式以外的使用状态中，不管是否全为正品，但在采用测试方式，施加分批写入/分批擦去的高电压，进行寿命试验的场合，由于存在次品块而不能向其它正品块施加正规电压，而产生了不能进行试验的事态。本专利技术是鉴于上述问题而提出的，其目的在于，提供一种在测试方式中不向被冗余块替换的次品块施加分批写入/分批擦去的高电压的构成电路的NAND型EEPROM。依本专利技术的半导体存储器件具备各自由多个存储单元构成的多个块，为替换在各个块中所发现的次品块而设置的至少一个冗余块，将次品块转换到冗余块的切换装置，以及在多个块中对那些未被切换装置切换到冗余块的块总是输出「选择」的信号；对那些切换到冗余块的次品块，对应测试模式的全块分批写入/分批擦去的输入信号，输出「非选择」信号，对除测试模式的全块分批写入/分批擦去以外的输入信号，则输出「选择」的信号的块选择电路。块选择电路由含多个逻辑门的第一信号传输路径、响应于输入信号将通过多个逻辑门的信号反相的信号反相装置、以及对应于切换装置的切换，把第一信号传输路径与信号反相装置之间的第二信号传输路径阻断的信号传输路径阻断装置构成，对应于各块最好分别设置(块选择电路)。另外，块选择电路由串联连接的多个反相器构成的第一信号传输路径与通过信号传输路径阻断装置将通过多个反相器的信号的发生点与预定电位点连接，使通过多个反相器的信号反相的MOSFET构成的信号反相装置来构成也可。信号传输路径阻断装置用熔丝或者PROM均可。在用冗余块替换了次品块之后，在全块分批写入/分批擦去模式中，因具备禁止向次品块施加分批写入/分批擦去电压而形成的块选择电路，可以防止由升压电压升压的用于全块分批写入/分批擦去的高电压，由次品块漏电流引起的下降。因而，若将次品块替换成冗余块，在包含测试模式在内的全模式中，可做为完全正品的NAND型EEPROM使用。该块选择电路，在熔丝切断的状态下，由于是由一输入分批写入/分批擦去的信号就输出「非选择」信号而构成的，因而，不向被冗余块替换的次品块施加分批写入/分批擦去的电压。附图说明图1是依本专利技术的具备块选择电路的NAND型EEPROM的一实施例的电路图。图2是依本专利技术的块选择电路的基本构成单元的电路图。图3是EEPROM的存储单元的剖面图。图4是常规的NAND型EEPROM的电路图。图中的标号1源；2漏；3控制栅；4浮栅；5沟道；6氧化膜；6a隧道氧化膜；7硅基片F、fa～fh、f1～f6熔丝；V1～V36各点上的信号电位(H或L)；ND1～6、41～46NAND门；INV1、INV10、INV30反相器；INV20、CMOS反相器；Q10MOS FET；BSC1～6与反相器INV1组合而构成块电路的电路。图1是依本专利技术具备块本文档来自技高网...

【技术保护点】
一种半导体存储器件，该器件具备：各自由多个存储单元构成的多个块（块１～４）；在前述多个块中，为替换所发现的次品块而设置的至少一个冗余块（ＳＰ块１－２）；将前述次品块转换到前述冗余块的切换装置（ｆ↓［ｕ］～ｆ↓［ｈ］）；在前述多个块中，对那些未被前述切换装置切换到前述冗余块的块总是输出“选择”信号，对那些切换到前述冗余块的前述次品块，对应测试模式的全块分批写入／分批擦去的输入信号，输出“非选择”信号，对应除前述测试模式的全块分批写入／分批擦去以外的输入信号，则输出“选择”信号的块选择电路（ＢＳＣ１－６）。

【技术特征摘要】
【国外来华专利技术】JP 1994-10-4 240289/941.一种半导体存储器件，该器件具备各自由多个存储单元构成的多个块(块1～4)；在前述多个块中，为替换所发现的次品块而设置的至少一个冗余块(SP块1—2)；将前述次品块转换到前述冗余块的切换装置(fa～fh)；在前述多个块中，对那些未被前述切换装置切换到前述冗余块的块总是输出“选择”信号，对那些切换到前述冗余块的前述次品块，对应测试模式的全块分批写入/分批擦去的输入信号，输出“非选择”信号，对应除前述测试模式的全块分批写入/分批擦去以外的输入信号，则输出“选择”信号的块选择电路(BSC1—6)。2.权利要求1所记载的半导体存储器件，其特征在于，前述块选择电路由含多个逻辑门的第一信号传输路径、响...

【专利技术属性】
技术研发人员：村上浩明，田中义幸，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[]