半导体电路及其控制方法技术

本发明专利技术的目的是在半导体电路中，或特别是在其上组合了ＤＲＡＭ和逻辑电路的ＬＳＩ中降低刷新操作的次数，从而实现降低能耗和防止因刷新和逻辑电路的ＤＲＡＭ存取之间的冲突引起的存储器存取时间增加造成逻辑电路性能降低。为实现该目的，仅对存储了由逻辑部分使用的数据的行进行刷新。另外，把从数据写入到数据读出周期重叠或相互接近的任意数据分配给ＤＲＡＭ的同一行，以便在其上存储数据，仅在其上存储的数据有效的时间周期期间刷新该行。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是其中延长DRAM的刷新操作之间间隔的。随着半导体集成化的发展，把处理器、存储器、或其它电路集成到一个芯片上已成为可能。另外，随着能够将诸如处理器和DRAM(动态RAM)之类的逻辑电路组合在一个芯片上的工艺技术的发展，在一个存储器上实现DRAM已成为可能。DRAM的每个存储单元较小，并由电容制成。其超过SRAM(静态RAM)实施方案的优点在于可极大减小芯片面积。另一方面，它们带来这样一个缺点，作为数据存储在其上的电荷随着时间的推移而放电，因此会造成数据丢失。因此，需要进行操作以防止数据丢失。DRAM的存储单元通常排列在一个矩阵阵列中。用读出放大器检测，并又每次一行地读出存储在存储单元中的数据，再把读出的数据值写回原来的存储单元。这一系列操作被称为＂刷新＂。刷新操作期间，DRAM不接受对其自身的任何存取。在允许从DRAM外部读/写的正常模式中，由DRAM外部的DRAM控制器执行刷新操作，但在由象备用电池供电时这样的睡眠模式中，由DRAM LSI内部的刷新控制器进行刷新操作。在睡眠模式中，不接受来自DRAM外部的任何读/写存取。在此，当DRAM和逻辑电路组合在同一个LSI上时出现某些问题。然而，组合的DRAM/逻辑LSI具有某些缺点，以致组合的DRAM/逻辑LSI的DRAM部分会遇到具有较短的数据保留时间。同一芯片上的逻辑部分消耗的热和噪声不利于单管DRAM的数据保留时间。当环境温度升高时，例如从25℃到70℃，DRAM的存储单元上存储的电荷的漏泄电流增加30倍，因此，需要以30倍的速率更频繁地执行刷新操作(见Ito在Baifukan上发表的＂VLSI存储器设计＂一文)。在使用常规DRAM的系统中，假设工作环境条件极差，以较短的间隔进行刷新操作。因此，在正常温度条件下，以更快的频率进行刷新操作。DRAM的存储单元中的数据保留时间存在较大变化，并且极少的存储单元具有较短的数据保留时间(见Iwata等人在电子、信息和通信工程学院的技术报告ICD9 5-50中发表的＂用于超低保留电流DRAM的电路技术＂一文)。然而，对于所有行来说，刷新操作以相同的时间周期进行。这表明对许多行而言，都以比所需的更快的频率进行刷新操作，通常包括那些争对数据保留时间而言具有小实际容量的无存储单元。另外，不管逻辑电路是否需要DRAM中保持的数据而刷新所有行。实际上，仅要求把所需的数据保持在存储器中，因此不用刷新不需要的数据。这种过度的刷新造成能源浪费。这些情况下，投入用于降低刷新操作频率的装置。作为降低常规DRAM的数据保留模式中能耗的技术，有以与温度对应的刷新周期时间进行自刷新的方法1(见日本专利公开No.6-215562)。另外，作为降低常规DRAM的正常模式中能耗的技术，有根据每个存储区中设立的标记进行控制电源，并决定是否应进行刷新操作的方法2(见日本公开No.5-324140,US专利No.5469559)。然而，在上面的方法中，由于把正常模式中的刷新周期时间调节到DRAM中具有最短数据保留时间的存储单元，仍存在着正常模式中不能解决的能耗问题。另外，方法2不能克服数据保留时间中的变化。更重要的是，组合的DRAM/逻辑LSI用宽的存储器带宽相连接系以实现对逻辑部分的处理性能的更大改进。在该LSI中，出现了刷新和由逻辑电路对DRAM的存取之间的冲突问题，从而延长了DRAM存取所需的时间，因而劣化了逻辑电路的处理性能。与实现能耗降低的问题相比，这是一个严重的问题。本专利技术的第一目的是在半导体电路，或特别是在DRAM和逻辑电路组合的LSI中通过仅刷新存储所需数据的行来减少刷新操作的次数，从而实现降低能耗和防止因刷新和存取DRAM之间的冲突引起的存取时间增加造成的逻辑电路性能的劣化。本专利技术的第二目的是根据数据的重要程度确定其上存储数据的行，以确保保存重要数据而不过度缩短刷新周期时间。本专利技术的第三目的是根据温度以适当的周期时间执行刷新操作，以实现降低能耗和防止逻辑电路处理性能的劣化。为实现本专利技术的第一目的，在组合DRAM/逻辑LSI的控制方法中，其特征在于包括步骤先对数据进行组合再将其排列到DRAM的每一行上，从而减少存储数据所需的行的数量；和刷新其上已存储数据的每一行。在组合DRAM/逻辑LSI的控制方法中，实现第一目的的另一种方法的特征在于包括步骤在DRAM的同一行上排列任意数据，这些数据从写入到读出的周期重叠或相互接近；和仅在从数据最初写入到数据读出结束的时间周期期间刷新该行。在组合DRAM/逻辑LSI的控制方法中，实现第一和第二目的的方法包括步骤获得一个要使用DRAM的应用所需的存储容量；参考存储着预先获得的DRAM每一行的数据保留时间的表，从具有较长数据保留时间的行起顺序在DRAM中存储数据；并将刷新周期设定为与在这些存储数据的行中具有最短数据保留时间的行对应。在该方法中，当数据存储在DRAM中时，可根据数据的重要性将其排列在特定行上。在上面的每种方法中，实现第三目的的方法其特征在于包括步骤检测半导体电路的温度，并根据温度设定DRAM的刷新周期时间。实现第一目的的半导体电路的特征在于包括用于先对数据进行组合再将其排列到DRAM的每一行上，从而减少其上存储数据所需的行的数量的装置；和用于刷新其上已存储数据的每一行的装置。可实现第一目的的另一种半导体电路的特征在于包括用于在DRAM的同一行上排列任意数据的装置，这些数据从其写入到读出的周期重叠或相互接近；和仅在从数据最初写入到数据读出结束的时间周期期间刷新该行的装置。实现第一和第二目的的半导体电路的特征在于包括用于获得一个要使用DRAM的应用所需的存储容量，并参考存储了预先获得的DRAM每一行的数据保留时间的表以从具有较长数据保留时间的行开始顺序在DRAM中存储数据的装置；和用于适合于数据保留时间在所有存储数据的行中为最短的行，设定刷新周期时间的装置。在该半导体电路中，当数据存储在DRAM中时，可提供根据数据的重要程度把数据排列在特定行上的装置。在上面的每种半导体电路中，已实现第三目的的半导体电路的特征在于包括用于检测半导体电路的温度，并根据温度设定DRAM的刷新周期的装置。根据本专利技术，可获得下列有价值的效果(1)由于只刷新存储所需数据的行，可减少刷新操作的次数，并因此可达到降低能耗和防止由刷新和DRAM存取之间的冲突造成逻辑电路的处理性能下降。(2)由于根据存储数据的重要程度确定写入数据的行，可消除对过度缩短刷新周期的需求，并因此可达到降低能耗和防止由刷新和DRAM存取之间的冲突造成逻辑电路的处理性能下降。(3)由于根据温度设定刷新周期，可消除对过度缩短刷新周期的需求，并因此可达到降低能耗和防止由刷新和DRAM存取之间的冲突造成逻辑电路的处理性能下降。附图说明图1是应用本专利技术的半导体电路的信息处理装置的一般配置的方框图。图2是图1中所示的主存储器单元4的内部配置的方框图。图3是DRAM7的内部配置的方框图。图4(a)是数据的存储位置和优化前的行之间关系的示意图，图4(b)是数据的存储位置和优化后的行之间关系的示意图。图5是由第一实施例中的编译程序做出的存储器分配原则的功能图。图6是由第一实施例中的操作系统做出的存储器分配原则的功能图。图7是第二本文档来自技高网...

【技术保护点】
一种控制包括ＤＲＡＭ的半导体电路的方法，包括步骤：在ＤＲＡＭ的每一行上排列数据，并对数据进行组合以减少存储数据所需的行的数量；和刷新其上已存储数据的每一所述行。

【技术特征摘要】
JP 1997-6-12 155125/971．一种控制包括DRAM的半导体电路的方法，包括步骤在DRAM的每一行上排列数据，并对数据进行组合以减少存储数据所需的行的数量；和刷新其上已存储数据的每一所述行。2．一种控制包括DRAM的半导体电路的方法，包括步骤在所述DRAM的同一行上排列任意数据，其中这些数据从写入到读出的周期重叠或相互接近；和仅在从数据最初写入到数据读出结束的时间周期期间刷新所述行。3．一种控制包括DRAM的半导体电路的方法，包括步骤获得一个要使用DRAM的应用所需的存储容量，然后参考具有预先获得的所述DRAM每一行的数据保留时间的表，从具有较长数据保留时间的行开始顺序在所述DRAM中存储数据；和相应于所有存储数据的行中具有最短数据保留时间的行，设定刷新周期。4．根据权利要求3所述的控制半导体电路的方法，其特征在于包括当数据存储在所述DRAM中时，根据数据的重要程度将数据排列在特定行上的步骤。5．根据权利要求1、2、3或4所述的控制半导体电路的方法，其特征在于包括检测所述半导体电路的温度，并根据温度...

【专利技术属性】
技术研发人员：甲斐康司，大泽拓，村上和彰，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]