用于测试半导体存储器件的装置和方法制造方法及图纸

提供了一种用于测试半导体存储器件的装置和方法，其中测试模式信号的频率能够选择性地被改变。所述测试装置包括主测试器、输入频率转换器和输出频率转换器。所述主测试器产生具有第一频率的第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的第一输出测试模式信号，并且检测半导体存储器件的操作性能。所述输入频率转换器响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件。所述输出频率转换器响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的第二输出测试模式信号转换成所述第一输出测试模式信号，并且输出所述第一输出测试模式信号。所述测试装置和方法可以通过选择性改变测试模式信号的频率来测试具有高操作频率的半导体存储器件。

【技术实现步骤摘要】

本专利技术涉及一种测试半导体器件的装置，尤其涉及一种用于测试半导体存储器件的装置和使用该装置的方法。
技术介绍
半导体存储器件通常在出售之前要进行测试。半导体存储器件的测试包括三种不同的测试DC参数测试、动态功能测试、以及AC参数测试。在DC参数测试中，检验半导体存储器件的诸如源电流、漏电流的DC特性和输出电压特性。在动态功能测试中，确定半导体存储器件实际操作时是否正确地执行预定的操作。在AC参数测试中，测量半导体存储器件的AC特性，即半导体存储器件的时间相关参数。动态功能测试是在半导体存储器件的正常操作条件下执行的。在动态功能测试中，测试装置产生模式(pattern)信号，将该模式信号输出至将要测试的半导体存储器件，将从该半导体存储器件输出的信号与参考信号进行比较，并且确定该半导体存储器件是否操作正确。在专利号为5978949的美国专利中公开了一种用于测试半导体存储器件的传统测试装置。图1是传统测试装置101和半导体存储器件102的方框图。测试装置101包括测试信号发生器110和故障分析器120。测试信号发生器110包括第一定时发生器111、第一算法模式发生器(ALPG)112、格式控制器113、驱动器114、以及第一参考电压发生器115。故障发生器120包括比较器121、第二参考电压发生器122、数字比较器123、第二定时发生器124、第二ALPG 125、以及存储器126。驱动器114的输出端分别一对一地连接到半导体存储器件102的输入端，并且半导体存储器件102的输出端分别连接到比较器121的输入端。测试信号发生器110的驱动器114产生多个模式信号DR1到DRN(N为大于2的整数)，并且将该多个模式信号DR1到DRN输出至半导体存储器件102。然后，半导体存储器件102响应于该多个模式信号DR1到DRN将多个信号CP1到CPN输出至故障分析器120的比较器121。故障分析器120将该多个信号CP1到CPN与预定的参考信号进行比较，并且将所比较的结果存储在存储器126中。传统的测试装置101可以测试具有总线吞吐量为500Mbps、相对低的操作频率250MHz的半导体存储器件。然而，由于正在研发高频半导体存储器件，需要一种能够测试这种高频半导体存储器件的测试装置。现有的测试系统能够测试具有总线吞吐量为1Gbps、操作频率高达500MHz的半导体存储器件。因此，传统的测试系统不能确定具有更高操作频率的半导体存储器件的操作特性。
技术实现思路
本专利技术提供一种通过选择性改变测试模式信号的频率来测试具有高操作频率的半导体存储器件的装置和方法。根据本专利技术的一方面，提供一种用于测试半导体存储器件的装置，所述装置包括主测试器、输入频率转换器和输出频率转换器。所述主测试器产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且检测半导体存储器件的操作性能。所述输入频率转换器响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件。所述输出频率转换器响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的多个第二输出测试模式信号转换成所述多个第一输出测试模式信号，并且输出所述第一输出测试模式信号。在一个实施例中，所述第一输入测试模式信号是第一并行数据信号，并且所述第二输入测试模式信号是第一串行数据信号，所述输入频率转换器包括多个输入信号转换器，每个输入信号转换器接收预定数目的第一并行数据信号并输出所述第一串行数据信号之一，所述第一输出测试模式信号是第二并行数据信号，所述第二输出测试模式信号是第二串行数据信号，和所述输出频率转换器包括多个输出信号转换器，每个输出信号转换器接收所述第二串行数据信号之一并输出预定数目的第二并行数据信号。所述多个输入信号转换器中的每一个包括控制寄存器，其响应于第一编程控制信号而被编程并输出第一和第二控制信号；串行转换器，用于响应于第一控制信号而使能或禁用，当所述串行转换器使能时，将预定数目的第一并行数据信号转换成所述第一串行数据信号之一，并且输出所述第一串行数据信号之一；和第一延迟器件，用于响应于第二控制信号而设定第一延迟时间，将所述多个第一串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第一串行数据信号之一。所述第一延迟器件的第一延迟时间对于所有的输入信号转换器不必设定为相同。所述控制寄存器还输出第三控制信号，并且所述多个输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第一串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第一串行数据信号之一。所述第二延迟器件的第二延迟时间对于所有输入信号转换器可以都相同。可以根据第一并行数据信号的频率和将要测试的半导体存储器件的操作频率来确定将被输入到每个输入信号转换器的第一并行数据信号的数目。所述第一编程控制信号包括对于每个输入信号转换器的识别信号。在一个实施例中，所述多个输出信号转换器中的每一个包括控制寄存器，其响应于第二编程控制信号而被编程并输出第一和第二控制信号；第一延迟器件，用于响应于第二控制信号而设定第一延迟时间，将所述多个第二串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第二串行数据信号之一；和并行转换器，用于响应于第一控制信号而使能或禁用，当所述并行转换器使能时，将从第一延迟器件接收的所述第二串行数据信号之一转换成预定数目的第二并行数据信号，并且输出所转换的结果。在一个实施例中，所述第一延迟器件的第一延迟时间对于所有的输出信号转换器不必都相同。所述控制寄存器还输出第三控制信号，并且所述多个输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第二串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第二串行数据信号之一。在一个实施例中，所述第二延迟器件的第二延迟时间对于所有输出信号转换器都相同。在一个实施例中，将被从所述多个输出信号转换器中的每一个输出的第二并行数据信号的数目是根据第二并行数据信号的频率和将要测试的半导体存储器件的操作频率而确定的。在一个实施例中，所述第二编程控制信号包括对于每个输出信号转换器的识别信号。在一个实施例中，所述主测试器包括测试信号发生器，用于产生第一输入测试模式信号；故障分析器，用于接收第一输出测试模式信号并检测半导体存储器件的操作性能；逻辑信号发生器，用于产生第一逻辑信号和第二逻辑信号；第一控制器，用于响应于第一逻辑信号而输出第一编程控制信号；和第二控制器，用于响应于第二逻辑信号而输出第二编程控制信号。在一个实施例中，所述第一控制器和第二控制器是方式(mode)寄存器设定信号发生器。在一个实施例中，所述第一控制器和第二控制器是CMOS信号发生器。根据本专利技术的另一方面，提供一种用于测试多个半导体存储器件的测试装置，所述装置包括主测试器、多个输入频率转换器和多个输出频率转换器。所述主测试器产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且确本文档来自技高网...

【技术保护点】
一种测试半导体存储器件的装置，所述装置包括：主测试器，用于产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且检测半导体存储器件的操作性能；输入频 率转换器，用于响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件；和输出频率转换器，用于响应于第二编程控制信号而将从半导体存储器件接收的 、具有第二频率的多个第二输出测试模式信号转换成第一输出测试模式信号，并且输出所述第一输出测试模式信号。

【技术特征摘要】
KR 2003-8-25 58777/031.一种测试半导体存储器件的装置，所述装置包括主测试器，用于产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且检测半导体存储器件的操作性能；输入频率转换器，用于响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件；和输出频率转换器，用于响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的多个第二输出测试模式信号转换成第一输出测试模式信号，并且输出所述第一输出测试模式信号。2.如权利要求1所述的装置，其中所述第一输入测试模式信号是第一并行数据信号，并且所述第二输入测试模式信号是第一串行数据信号，所述输入频率转换器包括多个输入信号转换器，每个输入信号转换器接收预定数目的第一并行数据信号并输出所述第一串行数据信号之一，所述第一输出测试模式信号是第二并行数据信号，所述第二输出测试模式信号是第二串行数据信号，和所述输出频率转换器包括多个输出信号转换器，每个输出信号转换器接收所述第二串行数据信号之一并输出预定数目的第二并行数据信号。3.如权利要求2所述的装置，其中所述多个输入信号转换器中的每一个包括控制寄存器，其响应于第一编程控制信号而被编程并输出第一和第二控制信号；串行转换器，用于响应于第一控制信号而使能或禁用，当所述串行转换器使能时，将预定数目的第一并行数据信号转换成所述第一串行数据信号之一，并且输出所述第一串行数据信号之一；和第一延迟器件，用于向应于第二控制信号而设定第一延迟时间，将所述第一串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第一串行数据信号之一。4.如权利要求3所述的装置，其中所述第一延迟器件的第一延迟时间对于所有的输入信号转换器不必设定为相同。5.如权利要求4所述的装置，其中所述控制寄存器还输出第三控制信号，并且所述输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第一串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第一串行数据信号之一。6.如权利要求5所述的装置，其中所述第二延迟器件的第二延迟时间对于所有输入信号转换器都相同。7.如权利要求6所述的装置，其中将被输入到每个输入信号转换器的第一并行数据信号的数目是根据第一并行数据信号的频率和将要测试的半导体存储器件的操作频率而确定的。8.如权利要求7所述的装置，其中所述第一编程控制信号包括对于每个输入信号转换器的识别信号。9.如权利要求2所述的装置，其中所述多个输出信号转换器中的每一个包括控制寄存器，其响应于第二编程控制信号而被编程并输出第一和第二控制信号；第一延迟器件，用于响应于第二控制信号而设定第一延迟时间，将所述第二串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第二串行数据信号之一；和并行转换器，用于响应于第一控制信号而使能或禁用，当所述并行转换器使能时，将从第一延迟器件接收的所述第二串行数据信号之一转换成预定数目的第二并行数据信号，并且输出所转换的结果。10.如权利要求9所述的装置，其中所述第一延迟器件的第一延迟时间对于所有的输出信号转换器不必都相同。11.如权利要求10所述的装置，其中所述控制寄存器还输出第三控制信号，并且所述输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第二串行数据信号之...

【专利技术属性】
技术研发人员：赵诚范，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]