高度紧凑的非易失性存储器及其方法技术

本发明专利技术揭示一种能够使用多个读取／写入电路对大量存储单元进行并行读取和写入的非易失性存储装置，其具有一可将所述多个读取／写入电路中的冗余度降至最低的架构。所述多个读取／写入电路组织为一排相似的组件栈。在一个方面中，每一组件栈均将各个组件的不需要并行使用的共用子组件析出，并将其作为一共用组件以串行方式共享。其他方面包括不同组件之间的串行总线通信、与所述多个读取／写入电路相关联的紧凑的具有Ｉ／Ｏ功能的数据锁存器、及一允许读取和编程一行邻接的存储单元或该行邻接的存储单元的一段的架构。本发明专利技术的各个方面组合实现了高性能、高精度及高紧凑性。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术概言之涉及非易失性半导体存储器，例如电可擦可编程只读存储器(EEPROM)和闪速EEPROM，具体而言，本专利技术涉及具有高度紧凑的高性能写入及读取电路的非易失性半导体存储器。
技术介绍
最近，具有电荷非易失性存储能力的固态存储器，尤其是作为小形体因数插件封装的EEPROM及闪速EEPROM形式的固态存储器，成为各种移动及手持装置、尤其是信息用具和消费电子产品中的首选存储装置。与亦为固态存储器的RAM(随机存取存储器)不同，闪速存储器具有非易失性，即使在电源关闭之后也能保留其所存储数据。闪速存储器尽管成本较高，但目前却越来越多地应用于大容量存储应用中。基于旋转磁性介质的传统大容量存储装置，例如硬盘驱动器及软盘，不适用于移动及手持环境。原因在于磁盘驱动器通常较为笨重，易于发生机械故障，且具有高的延时和高功率需求。这些不受欢迎的特性使得基于磁盘的存储装置不适用于大多数移动及便携式应用。相反，闪速存储器，无论是嵌入式还是可拆插件形式，均可理想地适用于移动及手持环境，原因是其具有尺寸小、功率消耗低、速度高及可靠性高的特点。EEPROM及电可编程只读存储器(EPROM)为可进行擦除并将新数据写入或“编程”输入其存储单元内的非易失性存储器。二者均利用一位于一场效应晶体管结构中的浮动(未连接的)导电栅极，该浮动导电栅极定位于一半导体衬底的一沟道区上方、源极区与漏极区之间。然后在浮动栅极之上设置有一控制栅极。晶体管的阈电压特性受控于浮动栅极上所保持的电荷量。也就是说，对于浮动栅极上一给定的电荷电平，必须在控制栅极上施加一对应的电压(阈值)后，晶体管方会导通来允许其源极区与漏极区之间导电。浮动栅极可保持一电荷范围，因此可编程至一阈电压窗口内的任一阈电压电平。阈电压窗口的尺寸是由器件的最低及最高阈电平来定界，而器件的最低及最高阈电平又对应于可编程到浮动栅极上的电荷范围。阈值窗口通常取决于存储器件的特性、工作条件及历史。原则上，该窗口内每一不同的可分辨的阈电压电平均可用于标识该单元的一确定的存储状态。用作一存储单元的晶体管通常通过两种机理之一编程为一“已编程”状态。在“热电子注入”中，施加至漏极的高电压会使电子加速穿过衬底沟道区。同时，施加至控制栅极的高电压会将热电子通过一薄的栅极介电层拉至浮动栅极上。在“隧穿注入”中，则是相对于衬底在控制栅极上施加一高电压。通过这种方式，将电子自所述衬底拉至中间浮动栅极。存储器件可通过多种机理进行擦除。对于EPROM，可通过紫外线辐射移除浮动栅极上的电荷，来对存储器进行整体擦除。对于EEPROM，可通过相对于控制栅极在衬底上施加一高电压以促使浮动栅极中的电子隧穿一薄氧化层到达衬底的沟道区(即Fowler-Nordheim隧穿)，来对一存储单元进行电擦除。通常，EEPROM可逐一字节地擦除。对于闪速EEPROM，可一次电擦除整个存储器或每次电擦除一个或多个块，其中一个块可由512个或更多存储字节组成。非易失性存储单元实例存储装置通常包含一个或多个可安装在一个插件上的存储芯片。每一存储芯片包含一由例如译码器和擦除、写入和读取电路等外围电路支持的存储单元阵列。更为复杂的存储装置还带有一控制器，该控制器执行智能和更高级存储器作业及介接。目前有许多种在商业上很成功的非易失性固态存储装置正为人们所用。这些存储装置可采用不同类型的存储单元，其中每一类型存储单元均具有一个或多个电荷存储元件。图1A-1E以图解方式示意性地显示非易失性存储单元的不同实例。图1A以图解方式示意性地显示一非易失性存储器，其为一具有一用于存储电荷的浮动栅极的EEPROM单元的形式。电可擦可编程只读存储器(EEPROM)具有与EPROM类似的结构，但是其另外还提供一种在施加适当的电压时无需曝光至紫外线辐射即会以电方式加载或自其浮动栅极移除电荷的机理。该类单元的实例及其制造方法在第5,595,924号美国专利中给出。图1B以图解方式示意性地显示一兼具有一选择栅极及一控制或引导栅极二者的闪速EEPROM单元。该存储单元10具有一位于源极扩散区14与漏极扩散区16之间的“分裂沟道”12。一个单元事实上由两个晶体管T1及T2串联构成。T1用作一具有一浮动栅极20及一控制栅极30的存储晶体管。浮动栅极能够存储一可选数量的电荷。可流经沟道的T1部分的电流量取决于控制栅极30上的电压及驻留在中间浮动栅极20上的电荷量。T2用作一具有一选择栅极40的选择晶体管。当选择栅极40上的电压使T2导通时，其会允许沟道的T1部分中的电流流过源极与漏极之间。选择晶体管提供一沿源极-漏极沟道的开关，该开关独立于控制栅极的电压。其一优点在于，其可用于关断那些因其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍然导通的单元。另一优点在于，其使源极侧注入编程更易于实施。分裂沟道存储器单元的一个简单的实施例是选择栅极和控制栅极连接至同一字线，如图1B中的虚线所示意性显示。这通过将一电荷存储元件(浮动栅极)定位在沟道的一部分上方、并将一控制栅极结构(其为一字线的一部分)定位在另一沟道部分上方及所述电荷存储元件上方来实现。由此会有效地构成一具有两个串联晶体管的单元，其中一个晶体管(存储晶体管)使用所述电荷存储元件上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，另一晶体管(选择晶体管)则仅以字线作为其栅极。该类单元的实例、其在存储系统中的应用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053号美国专利中给出。图1B所示分裂沟道单元的一更佳的实施例是选择栅极与控制栅极相互独立，而不通过其间的虚线相连。在一种实施方案中，将一单元阵列中一列单元的控制栅极连接至一垂直于字线的控制(或引导)线。其作用在于在对一选定单元进行读取或编程时无需使字线同时执行两种功能。这两种功能是(1)用作选择晶体管的栅极，因此需要一适当的电压使选择晶体管导通或关断，(2)通过一耦合于字线与电荷存储元件之间的电场(容性)将电荷存储元件的电压驱动至一所期望电平。通常难以使用一单一电压以最佳方式执行这两种功能。通过分别控制控制栅极和选择栅极，字线只需执行功能(1)，而由附加的控制线执行功能(2)。这种能力使人们能够设计其中编程电压适合于目标数据的更高性能的编程。独立控制(或引导)栅极在闪速EEPROM阵列中的应用在第5,313,421及6,222,762号美国专利(举例而言)中进行了阐述。图1C以图解方式示意性地显示另一具有双浮动栅极及独立选择栅极和控制栅极的闪速EEPROM单元。存储单元10与图1B中的存储单元10类似，只是其事实上具有三个串联晶体管。在该类型单元中，在其源极扩散区与漏极扩散区之间的其沟道上方包含两个存储元件(即T1-左和T1-右)，其间为一选择晶体管T1。这些存储晶体管分别具有浮动栅极20和20′、及控制栅极30和30′。选择晶体管T2是通过一选择栅极40控制。在任一时刻，仅对该对存储晶体管中的一个进行读取或写入访问。在访问存储单元T1-左时，T2及T1-右二者均导通，以允许沟道的T1-左部分中的电流流过源极与漏极之间。类似地，在访问存储单元T1-右时，T2及T1-左导通。擦除是通过以下本文档来自技高网...

【技术保护点】
一种非易失性存储装置，其包括：　　　　一存储单元阵列，其可通过复数条字线及位线寻址；　　　　一组读取／写入电路，其用于通过相关联的一群组位线对一群组存储单元进行并行操作，　　　　每一读取／写入电路均划分为一核心部分及一共用部分；且其中：　　　　形成一栈，其包含来自所述组每一读取／写入电路的与至少一个共用部分相协作的所述核心部分，每一核心部分均可连接至所述相关联群组位线之一并经耦联来共享所述共用部分，由此降低所述组读取／写入电路之间电路的冗余度。

【技术特征摘要】
US 2002-9-24 10/254,4831.一种非易失性存储装置，其包括一存储单元阵列，其可通过复数条字线及位线寻址；一组读取/写入电路，其用于通过相关联的一群组位线对一群组存储单元进行并行操作，每一读取/写入电路均划分为一核心部分及一共用部分；且其中形成一栈，其包含来自所述组每一读取/写入电路的与至少一个共用部分相协作的所述核心部分，每一核心部分均可连接至所述相关联群组位线之一并经耦联来共享所述共用部分，由此降低所述组读取/写入电路之间电路的冗余度。2.根据权利要求1所述的非易失性存储装置，其进一步包括一总线，其互连所述栈内的每一核心部分与所述共用部分以在其间进行通信。3.根据权利要求2所述的非易失性存储装置，其中所述总线能够实现所述每一核心部分与所述共用部分之间的串行通信。4.根据权利要求2所述的非易失性存储装置，其进一步包括一总线控制器，其运行用于控制每一核心部分与所述共用部分之间的总线通信。5.根据权利要求1所述的非易失性存储装置，其中所述核心部分包括一检测放大器，其通过所述相关联群组位线中的一位线耦联，以检测一所寻址存储单元的一导电电流电平。6.根据权利要求1所述的非易失性存储装置，其中连接至所述核心部分的所述位线具有一电压状态，且所述核心部分包括一与所述位线相关联的位线锁存器，所述位线锁存器锁存一设定所述位线的所述电压状态的状态。7.根据权利要求6所述的非易失性存储装置，其中每当请求编程禁止时，均设定所述位线锁存器来控制所述位线电压以禁止编程。8.根据权利要求6所述的非易失性存储装置，其中连接至所述核心部分的所述位线具有一电压状态，且所述核心部分包括一与所述位线相关联的位线锁存器，所述位线锁存器锁存一设定所述位线的电压状态的状态，且每当请求编程禁止时，均设定所述位线锁存器来控制所述位线电压以禁止编程。9.根据权利要求5所述的非易失性存储装置，其中所述共用部分包括一处理器，其耦联用于通过所述总线自所述检测放大器接收所检测的所述导电电流电平，所述处理器将所检测的所述导电电流电平转换为一组数据位。10.根据权利要求9所述的非易失性存储装置，其中所述共用部分进一步包括一组用于存储所述组数据位的数据锁存器；及一耦联至所述组数据锁存器以输出所述组数据位的输入/输出端子。11.根据权利要求9所述的非易失性存储装置，其中所述共用部分进一步包括一组用于存储所述组数据位的数据锁存器；及一耦联用于将一组拟编程的数据位输入至所述数组据锁存器的输入/输出端子。12.根据权利要求11所述的非易失性存储装置，其中所述处理器耦联至所述组数据锁存器，以接收所述组拟编程数据位，所述处理器将所述组拟编程数据位转换为所述存储单元的一对应的导电电流电平，并将所检测的所述导电电流电平与所述对应的导电电流电平相比较。13.根据权利要求8所述的非易失性存储装置，其中所述共用部分进一步包括一组用于存储所述组数据位的数据锁存器；一耦联用于将一组拟编程数据位输入至所述组数据锁存器的输入/输出端子；及一耦联至所述组数据锁存器以接收所述组拟编程数据的处理器，所述处...

【专利技术属性】
技术研发人员：若尔安德里安瑟尼，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]