【技术实现步骤摘要】
本专利技术涉及用于半导体存储装置的地址缓冲器及缓冲地址的方法。更具体地，本专利技术涉及一种用于半导体存储装置的地址缓冲器及缓冲地址的方法，其中可进行同步地址缓冲操作以及异步地址缓冲操作。
技术介绍
通常，半导体存储装置中包括若干存储器单元并且藉由使用地址而对各个存储器单元进行数据输入与输出操作。地址从半导体存储装置外部输入。半导体存储装置包括地址缓冲器，且外部地址被转换成内部地址以供半导体存储装置使用。有些半导体存储装置使用时钟，有些则不使用时钟。相应地，使用时钟的半导体存储装置包括同步地址缓冲器，而不使用时钟的半导体存储装置则包括异步地址缓冲器。以下，将参考附图说明相关技术的地址缓冲器。图1是图解根据相关技术的半导体存储装置中的异步地址缓冲器的结构的框图。该异步地址缓冲器包括地址输入单元2，其接收缓冲使能信号ben及输入地址iad，并且产生锁存输入地址lia；以及地址锁存单元4，其接收地址选通信号ast以及锁存输入地址lia，并且产生异步输出地址aoa。此时，缓冲使能信号ben为低电平使能信号，且地址选通信号ast为高电平使能信号。藉由使用片选(/CS，Ch...
【技术保护点】
一种半导体存储装置中的地址缓冲器，包括： 地址输入单元，其配置成从缓冲使能信号及输入地址来产生第一锁存输入地址； 时钟同步单元，其配置成根据所述第一锁存输入地址及时钟来产生第二锁存输入地址； 同步地址锁存单元，其配置成根据命令脉冲信号及所述第二锁存输入地址来产生同步输出地址； 同步模式检测单元，其配置成根据有效地址信号及所述时钟来确定模式是否为同步模式，以产生同步模式信号；以及 异步地址锁存单元，其配置成根据所述同步模式信号、地址选通信号以及所述第二锁存输入地址来产生异步输出地址。
【技术特征摘要】
KR 2006-3-9 10-2006-00223351.一种半导体存储装置中的地址缓冲器，包括地址输入单元，其配置成从缓冲使能信号及输入地址来产生第一锁存输入地址；时钟同步单元，其配置成根据所述第一锁存输入地址及时钟来产生第二锁存输入地址；同步地址锁存单元，其配置成根据命令脉冲信号及所述第二锁存输入地址来产生同步输出地址；同步模式检测单元，其配置成根据有效地址信号及所述时钟来确定模式是否为同步模式，以产生同步模式信号；以及异步地址锁存单元，其配置成根据所述同步模式信号、地址选通信号以及所述第二锁存输入地址来产生异步输出地址。2.如权利要求1的地址缓冲器，其中，所述地址输入单元包括控制部，其配置成响应于所述缓冲使能信号是否被使能而控制所述输入地址的输入；以及驱动部，其配置成根据所述控制部的控制而驱动所述输入地址，以产生所述第一锁存输入地址。3.如权利要求2的地址缓冲器，其中，所述控制部包括第一晶体管，其具有配置成接收所述缓冲使能信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子；以及第二晶体管，其具有配置成接收所述缓冲使能信号的栅极端子、耦接所述驱动部的漏极端子以及耦接接地端子的源极端子。4.如权利要求3的地址缓冲器，其中，所述驱动部包括第一节点；第三晶体管，其具有配置成接收所述输入地址的栅极端子、耦接所述控制部的源极端子以及通过所述第一节点耦接所述控制部的漏极端子；第四晶体管，其具有配置成接收所述输入地址的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子；以及反相器，其配置成使施加到所述第一节点的电压的相位反相并且输出所述第一锁存输入地址。5.如权利要求4的地址缓冲器，其中，所述第一晶体管的漏极端子耦接所述第三晶体管的源极端子，以及所述第二晶体管的漏极端子耦接所述第一节点。6.如权利要求1的地址缓冲器，其中，所述时钟同步单元包括控制部，其配置成响应于所述时钟输入来控制对所述第一锁存输入地址的驱动与锁存；驱动部，其配置成根据所述控制部的控制来驱动所述第一锁存输入地址；以及锁存部，其配置成根据所述控制部的控制来锁存由所述驱动部所驱动的所述第一锁存输入地址。7.如权利要求6的地址缓冲器，其中，所述控制部包括第一晶体管，其具有配置成接收时钟的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子；第一反相器，其配置成反相所述时钟的相位，并且产生输出信号；第二晶体管，其具有配置成接收所述第一反相器的输出信号的栅极端子、耦接所述驱动部的漏极端子以及耦接接地端子的源极端子；第三晶体管，其具有配置成接收所述第一反相器的输出信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述锁存部的漏极端子；以及第四晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述锁存部的漏极端子以及耦接接地端子的源极端子。8.如权利要求7的地址缓冲器，其中，所述驱动部包括第一节点；第五晶体管，其具有配置成接收所述第一锁存输入地址的栅极端子、耦接所述控制部的源极端子以及耦接所述第一节点的漏极端子；以及第六晶体管，其具有配置成接收所述第一锁存输入地址的栅极端子、耦接所述第一节点的漏极端子以及耦接所述控制部的源极端子。9.如权利要求8的地址缓冲器，其中，所述锁存部包括；第二反相器，其具有输入端子配置成接收由所述驱动部所传送的第一锁存输入地址并且输出经反相的信号作为所述第二锁存输入地址；第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述控制部的源极端子以及耦接所述第二反相器的输入端子的漏极端子；以及第八晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第二反相器的输入端子的漏极端子以及耦接所述控制部的源极端子。10.如权利要求9的地址缓冲器，其中，所述第一晶体管的漏极端子耦接所述第五晶体管的源极端子，所述第二晶体管的漏极端子耦接所述第六晶体管的源极端子，所述第三晶体管的漏极端子耦接所述第七晶体管的源极端子，所述第四晶体管的漏极端子耦接所述第八晶体管的源极端子，以及所述第二反相器的输入端子耦接所述第一节点。11.如权利要求1的地址缓冲器，其中，所述同步地址锁存单元包括地址产生控制部，其配置成响应于所述命令脉冲信号是否被使能而根据所述第二锁存输入地址产生第一及第二地址产生信号；地址产生部，其配置成接收所述第一及第二地址产生信号并产生所述同步输出地址；以及锁存部，其配置成锁存所述同步输出地址。12.如权利要求11的地址缓冲器，其中，所述地址产生控制部包括第一节点；第二节点；第三节点；第一晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；第二晶体管，其具有耦接所述第二节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第一节点的漏极端子；第三晶体管，其具有耦接所述第二节点的栅极端子、源极端子以及耦接所述第一节点的漏极端子；第四晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；第五晶体管，其具有耦接所述第一节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；第六晶体管，其具有耦接所述第一节点的栅极端子、源极端子以及耦接所述第二节点的漏极端子；第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第三晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；反相器，其配置成反相所述第二锁存输入地址并产生输出信号；第八晶体管，其具有配置成接收所述反相器的输出信号的栅极端子、耦接所述第六晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；以及第九晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、耦接所述第三节点的漏极端子以及耦接接地端子的源极端子，且其中从所述第二节点所输出的信号为所述第一地址产生信号，且从所述第一节点所输出的信号为所述第二地址产生信号。13.如权利要求11的地址缓冲器，其中，所述地址产生部包括第一节点；第一及第二反相器，其配置成对所述第一地址产生信号进行非反相驱动；第三反相器，其配置成对所述第二地址产生信号进行反相驱动，所述第二反相器产生输出信号；第一晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；以及第二晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子，且其中从所述第一节点所输出的信号为所述同步输出地址。14.如权利要求11的地址缓冲器，其中，所述锁存部包括第一及第二反相器，其形成用于由所述地址产生部所输出的同步输出地址的锁存结构。15.如权利要求1的地址缓冲器，其中，所述同步模式检测单元包括控制部，其配置成响应于所述有效地址信号是否被使能来进行对所述时钟的驱动与锁存；驱动部，其配置成根据所述控制部的控制来驱动所述时钟；以及锁存部，其配置成锁存由所述驱动部所驱动的时钟。16.如权利要求15的地址缓冲器，其中，所述控制部包括延迟单元，其配置成延迟所述有效地址信号一段预定的时间并且产生输出信号；第一反相器，其配置成反相所述延迟单元的输出信号并且产生输出信号；NAND门，其配置成接收所述有效地址信号与所述第一反相器的输出信号，并且输出有效地址脉冲信号；以及第一晶体管，其具有配置成接收所述有效地址脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子。17.如权利要求16的地址缓冲器，其中，所述驱动部包括第一节点；第二晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述控制部的源极端子以及耦接所述第一节点的漏极端子；以及第三晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子。18.如权利要求17的地址缓冲器，其中，所述锁存部包括第二反相器，其具有配置成接收传送至所述第一节点的信号的输入端子；以及第三反相器，其配置成与所述第二反相器一起形成锁存结构；且其中所述锁存结构输出所述同步模式信号。19.如权利要求18的地址缓冲器，其中，所述第一晶体管的漏极端子耦接所述第二晶体管的源极端子，且其中所述第一节点耦接所述第二反相器的输入端子。20.如权利要求1的地址缓冲器，其中，所述异步地址锁存单元包括信号结合部，其配置成结合所述同步模式信号及所述地址选通信号，以便产生锁存使能信号；地址产生控制部，其配置成响应于所述锁存使能信号是否被使能而根据所述第二锁存输入地址产生第一及第二地址产生信号；地址产生部，其配置成接收所述第一及第二地址产生信号，以产生所述异步输出地址；以及锁存部，其配置成锁存所述异步输出地址。21.如权利要求20的地址缓冲器，其中，所述信号结合部包括第一反相器，其配置成反相所述同步模式信号并产生输出信号；NAND门，其配置成接收所述第一反相器的输出信号及所述地址选通信号，并产生输出信号；以及第二反相器，其配置成反相所述NAND门的输出信号并且输出所述锁存使能信号。22.如权利要求20的地址缓冲器，其中，所述地址产生控制部包括第一节点；第二节点；第三节点；第一晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；第二晶体管，其具有耦接所述第二节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第一节点的漏极端子；第三晶体管，其具有耦接所述第二节点的栅极端子、源极端子以及耦接所述第一节点的漏极端子；第四晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；第五晶体管，其具有耦接所述第一节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；第六晶体管，其具有耦接所述第一节点的栅极端子、源极端子以及耦接所述第二节点的漏极端子；第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第三晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；反相器，其配置成反相所述第二锁存输入地址并产生输出信号；第八晶体管，其具有配置成接收所述反相器的输出信号的栅极端子、耦接所述第六晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；以及第九晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、耦接所述第三节点的漏极端子以及耦接接地端子的源极端子，且其中从所述第二节点所输出的信号为所述第一地址产生信号，且从所述第一节点所输出的信号为所述第二地址产生信号。23.如权利要求20的地址缓冲器，其中，所述地址产生部包括第一节点；第一及第二反相器，其配置成对所述第一地址产生信号进行非反相驱动，所述第二反相器产生输出信号；第三反相器，其配置成对所述第二地址产生信号进行反相驱动；第一晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；以及第二晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子，且其中从所述第一节点所输出的信号为所述同步输出地址。24.如权利要求20的地址缓冲器，其中，所述锁存部包括第一及第二反相器，其配置成形成用于由所述地址产生部所输出的同步输出地址的锁存结构。25.如权利要求1的地址缓冲器，其中，所述缓冲使能信号包括根据片选信号的下降沿所产生的低使能信号。26.如权利要求1的地址缓冲器，其中，所述有效地址信号包括通过使有效地址命令的相位反相所产生的高使能信号。27.一种半导体存储装置中的地址缓冲器，包括时钟同步单元，其配置成当时钟的电压为低电平时驱动第一锁存输入地址以产生第二锁存输入地址，并且配置成当所述时钟的电压为高电平时锁存所述第二锁存输入地址；同步地址锁存单元，其配置成当检测为同步模式时，驱动及锁存所述第二锁存输入地址，以产生同步输出地址；以及异步地址锁存单元，其配置成当检测为异步模式时，根据地址选通信号的控制来驱动及锁存所述第二锁存输入地址，以产生异步输出地址。28.如权利要求27的地址缓冲器，其中，所述时钟同步单元包括控制部，其配置成响应于所述时钟输入来控制对所述第一锁存输入地址的驱动与锁存；驱动部，其配置成...
【专利技术属性】
技术研发人员：李相权，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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