快闪存储器的存储单元逻辑状态判断方法技术

一种快闪存储器的存储单元逻辑状态判断方法，快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存储单元以得到一单元电流，其中，第一电压随着存储单元的感测寄生电阻而变化。接着，施加一第二电压于相对应于存储单元的一参考单元以得到一参考电流。之后，比较单元电流以及参考电流以决定存储单元的逻辑状态。

【技术实现步骤摘要】

本专利技术有关一种，且特别是有关一 种节省存储器操作区间的。
技术介绍
非挥发性存储器的技术使用于现今的多种应用中，而快闪存储器(FlashMemory) 为其中之一。快闪存储器可用以读取及写入数据，而且储存于其中的数据不需要依 靠电源来维持，因此适用于各种数据储存的用途。请参照图l,其是传统快闪存储器的示意图。快闪存储器100包括多个存储单 元(Memory Cdl)M，这些存储单元M是以阵列形式排列。每一个存储单元M是由 相对应的字符线WL而致能。在对快闪存储器100进行读取(read)、编程(program) 或抹除(erase)的动作时，依据所要操作的存储单元M而致能相对应的位线BL及字 符线WL。位线BL是通过选择开关而决定是否电性连接至感测放大器单元102或 接地，选择开关未于图中显示。快闪存储器100于写入数据后，也就是编程后，需要进行验证(verify)程序来保 证数据写入的正确性，也就是确认存储单元M的临界电压是否在编程验证电压之 上。若存储单元M于编程后欲进行验证程序，则于相对应的字符线WL施加一验 证栅极电压，于存储单元M的漏极施加一漏极电压。快闪存储器100的多个存储 单元中有参考单元(未标示于图)，是输出参考电流。感测放大器120是检测存储单元M的单元电流以确认存储单元M是否编程成 功。若感测放大器单元102所检测到的单元电流小于参考电流，则表示存储单元M 的临界电压是大于参考单元的临界电压，因此编程成功。于此，将参考单元的临界 电压定义为编程后验证电压PV。上述的多个存储单元M的临界电压是指存储单元M本身于制程后的临界电压，于此，将其定义为制程临界电压P—VT。而感测放大器120通过位线BL所感 测到的临界电压，则定义为感测临界电压S—VT。于快闪存储器100中，是举字符 线WL1及字符线WLm为例，但不限于此。字符线WL1所相对应的多个存储单元 M与字符线WLm所相对应的多个存储单元M具有相同的制程临界电压P-VT。然 而，由于多条位线BL是均由金属及埋入式扩散区(BuriedDiffusion)所形成，故感测 放大器单元102用以感测字符线WL1所相对应的多个存储单元M的电流感测路径 相对地具有较高的感测寄生电阻，而用以感测字符线WLm所相对应的多个存储单 元M的电流感测路径相对地有较低的感测寄生电阻。感测寄生电阻所产生的影响 是定义为阵列电阻效应(Array Resistance Effect, ARE)。请参照图2，其是传统快闪存储器的部分结构图。于快闪存储器100中，多个 存储单元M是被分成n个群组，n为正整数。每一个群组的存储单元M是分别通 过相对应的群组选择开关lll llm而电性连接至感测放大器单元102。其中，感测 放大器单元102用以感测存储单元B的电流感测路径较长，故具有较高的感测寄生 电阻Rmbl，而用以感测存储单元A的电流感测路径较短，故具有较低的感测寄生 电阻。请参照图3，其是存储单元于传统编程验证程序后的临界电压分布图。假设相 对应于字符线WLm的多个存储单元M的制程临界电压的分布是相同于相对应于字 符线WL1的多个存储单元M的制程临界电压的分布。其中，302为于编程前，感 测放大器单元102感测字符线WLm所相对应的多个存储单元M的感测临界电压分 布及其制程临界电压分布；304为于编程前，感测放大器单元102感测字符线WL1 所相对应的多个存储单元M的感测临界电压分布。由于感测寄生电阻的关系，亦 即阵列电阻效应，受影响较大的感测临界电压分布304会较感测临界电压分布302 往右偏移，而由感测放大器单元102所感测的306则为感测临界电压分布202及感 测临界电压分布304合成后的感测临界电压分布。其中，由于受到的感测寄生电阻 的影响最小，感测临界电压分布302可视为略宽于初始的制程临界电压分布P—VT。于编程后的验证过程中，感测放大器单元102感测字符线WL1及字符线WLm 所相对应的多个存储单元M的感测临界电压分布为308，均高于编程后验证电压 PV。从感测临界电压分布308可以推得，字符线WLm所相对应的多个存储单元M 于编程后的感测临界电压分布为310，字符线WL1所相对应的多个存储单元M于编程后的感测临界电压分布为312。其中，感测临界电压分布306的上限值与感测临界电压分布308的下限值的差 为存储器操作区间(memory operating window)Sl，为快闪存储器100实际上用以操作 的区间。于编程的过程中，提供给字符线WL1所相对应的多个存储单元M的操作 区间为感测临界电压分布304的上限值与感测临界电压分布308的下限值的差，即 存储器操作区间SI。第一制程临界电压差Dl为制程临界电压分布302的上限值与 制程临界电压分布312的下限值之差。实际上，第一临界电压差D1是相等于存储 器操作区间Sl，所以于编程临界电压差时不会产生浪费。故感测放大器单元102 所感测的临界电压虽然有所偏移，但不影响实际上编程的操作。然而，字符线WLm所相对应的多个存储单元M其实质上用以编程的操作区间 为感测临界电压分布302的上限值与感测临界电压分布310的下限值的差，即第二 制程临界电压差D2。第二制程临界电压差D2是大于存储器操作区间Sl，亦即提 供给字符线WLm所相对应的多个存储单元M的操作区间大于存储器操作区间Sl， 浪费了(D2—S1)的操作区间。如此一来，会导致字符线WLm所相对应的多个存储 单元M具有较大的编程充电(program charge),且降低快闪存储器100的编程均匀度。此外，快闪存储器100于抹除数据后，亦需要进行验证程序来确保数据被抹除， 也就是确认存储单元M的临界电压是否在抹除验证电压之下。快闪存储器100于 读取数据后亦需要进行验证程序。同理，提供给字符线WLm所相对应的多个存储 单元M的操作区间大于存储器操作区间，导致字符线WLn所相对应的多个存储单 元M具有较大的充电，且降低快闪存储器100的均匀度。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种快闪存储器及其存储单元逻辑状态判 断方法，是采用不同的读取后验证电压、编程后验证电压及抹除后验证电压，使得 快闪存储器的存储器操作区间与存储单元于验证后的临界电压差相同，进而节省存 储器操作区间，提高快闪存储器均匀度。根据本专利技术的第一方面，提出一种快闪存储器，包括多条位线、多条字符线、 多个感测放大器以及多个存储单元。存储单元被分成n个群组，n为正整数。其中， 每一个群组的存储单元是连接到至少一参考单元。属于同一群组的存储单元具有于一预定范围内的多个感测寄生电阻。根据本专利技术的第二方面，提出一种快闪存储器的存储单元逻辑状态判断方法， 快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存 储单元以得到一单元电流，其中，第一电压随着存储单元的感测寄生电阻而变化。接着，施加一第二电压于相对应于存储单元的一参考单元以得到一参考电流。之后， 比较单元电流以及参考电流以决定存储单元的逻辑状态。根据本专利技术的第三方面，提出一种快闪存储器的存储单元逻辑状态判断方法， 快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存 储单元本文档来自技高网...

【技术保护点】
一种快闪存储器，包括：多条位线；多条字符线；多个感测放大器；以及多个存储单元，该些存储单元被分成ｎ个群组，ｎ为正整数；其中，每一个群组的存储单元连接到至少一参考单元；其中，属于同一群组的这些存 储单元具有于一预定范围内的多个感测寄生电阻。

【技术特征摘要】
US 2007-1-25 11/657,5241. 一种快闪存储器，包括多条位线；多条字符线；多个感测放大器；以及多个存储单元，该些存储单元被分成n个群组，n为正整数；其中，每一个群组的存储单元连接到至少一参考单元；其中，属于同一群组的这些存储单元具有于一预定范围内的多个感测寄生电阻。2. 根据权利要求1所述的快闪存储器，其特征在于这些感测寄生电阻是由这 些存储单元的字符线的配置决定。3. —种快闪存储器的存储单元逻辑状态判断方法，该快闪存储器具有多条字符线及多条位线，该方法包括施加一第一电压于该存储单元以得到一单元电流，其中，该第一电压随着该存 储单元的感测寄生电阻而变化；施加一第二电压于相对应于该存储单元的一参考单元以得到一参考电流；以及比较该单元电流以及该参考电流以决定该存储单元的逻辑状态。4. 根据权利要求3所述的快闪存储器的存储单元逻辑状态判断方法，其特征 在于施加该第一电压于该存储单元的字符线以得到该单元电流。5. 根据权利要求3所述的快闪存储器的存储单元逻辑状态判断方法，其特征 在于施加该第一电压于该存储单元的漏极端以得到该单元电流。6. 根据权利要求3所述的快闪存储器的存储单元逻辑状态判断方法，其特征 在于施加该第一电压于该存储单元...

【专利技术属性】
技术研发人员：陈重光，洪俊雄，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]