数据存取及多芯片控制器制造技术

可以将至存储器设备的单一数据总线拆分为许多数据总线部分，每个部分由多个控制器芯片的不同相应控制器芯片所管理。在对相应的存储器设备进行存储器存取期间，多个控制器芯片的每一个控制数据总线不同的对应部分，以根据该存取是读取还是写入来从存储器设备中检索数据或将数据存储到存储器设备。为了执行数据存取，同步器电路（在存储器控制器芯片内部和／或外部）同步多个存储器控制器芯片，以便存储器控制器芯片之一驱动至存储器设备的地址总线和／或控制信号。在设定至存储器设备的地址后，存储器控制器芯片根据该地址，从存储器设备中读出数据或者将数据写入存储器设备。

【技术实现步骤摘要】
数据存取及多芯片控制器
技术介绍
在计算平台中使用的现有存储器体系结构依赖于两个元件的使 用存储器控制器以及一个或多个存储器模块，该存储器模块存储由 存储器控制器所存取的数据。在很多现有应用中，存储器模块通常是 工业标准的存储器模块，其具有电气接口、协议以及由标准机构JEDEC (Joint Electronic Devices Enginneering Council)(电子设备与工程联 合委员会)所限定的机械装配和形状。由于随着时间的发展存储器性能得到改善，所以也提高了存储器 控制器与对应模块之间的对应接口速度。随着时间的发展，已经降低了对应的接口信号电压。每个性能改进由此使得印刷电路板的设计(例 如，连接每个组件管脚的迹线(trace)的布局)更加具有挑战性。也 就是说，对于每个存储器速度的提高，迹线布局倾向于更加困难。JEDEC标准委员会通过(在存储器标准中)包括降低最大可接受 物理迹线长度的尺寸以及降低至相同存取接口的共址(cohabiting)存 储器模块的数目，己经确认了这种日益增加的困难。这两个变化都降 低了相应迹线的整体信号负载，因此可能获得高存取速度。
技术实现思路
如上所述，存在与现有存储器体系结构相关联的不足之处。例如， 上述趋势(例如，更高的接口速度及更低的信号电压)使得使用现有 存储器控制器方法来实现大系统存储器应用，如果不是不可能的话， 也是更加困难和昂贵。也就是说，如果使用单一大存储器控制器芯片 来与大量存储器模块相接口，那么通常需要许多独立的存储器接口 (例 如，数据总线、地址线、控制线等)来存取存储在存储器设备中的信息。在正常情况下，由于控制器与存储器模块之间迹线的负载问题，所以相应的接口只可以从仅仅一个或可能达到两个存储器模块存取信息。根据现有体系结构，从单一控制器芯片到8或16个不同存储器模块 芯片的布线可以需要在存储器控制器芯片及存储器设备之间对很长的 迹线长度(在相应印刷电路板的很多层上)进行复杂的相互缠绕(interwining)。由于实现长的相互缠绕的印刷电路板迹线长度可以降 低对应的信号完整性、增加由存储器控制器进行存取失败的可能性， 所以这通常是有问题的。这还增加了电路板的成本-例如，开发成本、 产品成本，以及降低产量。如上所述，存在限定与迹线相关联的可接 受负载值的严格标准。在此讨论的技术偏离了现有应用，例如，上面讨论的应用以及在 现有技术中已知的另外技术。例如，在这里，某些具体的实施例的目 标是克服与上述技术相关联的不足和/或上面没有讨论的现有技术中的 其它不足。通常，这里的实施例通过在多个协作的存储器控制器芯片(例如， 独立的集成电路)之间分解一个或多个存储器接口 (例如， 一个或多 个数据总线、地址总线、控制信号等)，来降低在印刷电路板上布局 迹线的负担。例如，至存储器设备的单一数据总线可以被拆分为许多 数据总线部分(例如，信号群)，每个部分由不同的相应控制器芯片 所管理。因此，在对相应存储器设备进行存储器存取期间，多个控制 器芯片的每一个可以控制数据总线的不同对应部分，以根据该存取是 读取还是写入来检索或存储数据。在一个实施例中，为了执行相应的数据存取，同步器电路(在存 储器控制器芯片内部和/或外部)可以同步多个存储器控制器芯片，以 便一个或者很多存储器控制器芯片驱动至存储器设备的地址总线和/或控制信号。在设定至存储器设备的地址持续了合适的时间之后，存储 器控制器芯片根据该地址，同时(例如，锁存)读取数据、或者为存 储器设备提供写入数据。同步器电路协调多个芯片控制器之间的定时， 以执行这种操作。除了拆分数据总线并且分配每个存储器控制器芯片以控制单一数 据总线的相应部分之外，每个控制器还可以被配置为，控制至不同存 储器设备的多个数据总线的每一个的一部分。换句话说，可以将至第 一存储器设备的第一数据总线拆分为数据总线部分，每个该部分由多 个控制器芯片中的相应的一个所控制。可以将至对应第二存储器设备 的第二数据总线拆分为另一组数据总线部分，每个该部分由多个控制 器芯片中的相应的一个所控制。在这种实施例中，每个存储器控制器 芯片可以被配置为，驱动用于每个存储器设备的相应地址总线和/或对 应控制信号。因此，在操作期间，存储器控制器之一可以驱动至被存 取的相应存储器设备的地址，同时，多个存储器控制器芯片的每一个 对存储在被存取的存储器设备中的数据的不同部分进行存取。在上述实施例的促进下， 一个实施例涉及以线性方式，沿着相应 的布局轴线来物理地安置存储器控制器芯片(例如，存储器控制器设 备)，该布局轴线平行于存储器设备的轴线。这种实施例可以包括 根据信号的物理位置(而不是通过指配的比特数等)，在多个控制器 之间均匀地拆分分布的信号。换句话说，存储器控制器的线性阵列之 间的数据总线部分的物理分布可以是基于对应存储器模块(或视具体 情况，存储器模块)信号/管脚分配。当这样实现时，在多个存储器控制器芯片的每一个与存储器设备之间创建直击(straight shot)(例如，基本上是正交的迹线通路)降低了整体的迹线长度，并且降低了 对过高印刷电路板层数的需求，从而提供存储器控制器芯片与一个或 多个存储器设备之间适当的连接性。这里的实施例与现有应用形成反差。例如，这里的技术在存储器控制器芯片组与对应的存储器设备之间提供简单的迹线通道。这允许 使用更少的电路板层以及允许更直接的互连通路，这二者改善了存取 接口的信号完整性并降低了生产成本。此外，与现有技术不同，这里 的实施例允许在存储器阵列中包括额外的模块，这相对于标准存储器 系统体系结构通常所能实现的来说，增加系统的存储器容量。简单的 布线(通过在此讨论的多芯片控制器技术的实现方案)为其它功能释 放了印刷电路板层资源。如上所述，这里的技术同样适合在存储器系统中使用。然而，应 注意，这里的实施例不限于在这种应用中使用，并且在此讨论的技术 同样适合于其它应用。请注意，可以独立地或组合地执行在此讨论的 不同特征、技术、配置等的每一个。请注意，本
技术实现思路
并没有指定本公开或所要求保护的专利技术的每 个实施例和/或增加的新颖方面。相反，本
技术实现思路
仅仅提供对不同实 施例以及相对于现有技术的对应新颖点的初步讨论。对于本专利技术的额 外细节和/或可能性视角(变换)，读者可以参考本公开的详细描述部 分和对应的附图。附图说明根据下面对在附图中所说明的优选实施例更为具体的描述，本申 请的前述及其它目标、特征及优势将是显而易见的，其中，贯穿不同 视图，相同的附图标记表示相同的部分。附图不必要进行比例縮放， 相反，重点放在说明实例实施例、原理及概念上。图l是根据这里的实施例的存储器系统的方框图。图2是图示说明根据这里的实施例的将对公共数据总线相应部分 的控制指配给多个存储器控制器芯片的技术的流程图。图3是根据这里的实施例的包括多个存储器设备的存储器系统的 方框图。图4是根据这里的实施例的用于存取存储的数据的存储器系统的方框图。图5和图6组合在一起，形成图示说明根据这里的实施例的产生包 括多个存储器控制器芯片的存储器系统的技术的流程图。具体实施方式根据一个实施例，可以将至存储器设备的数据总线拆分为许多数 据总线部分，每个部分由多个同步的控制器芯片组的本文档来自技高网...

【技术保护点】
一种方法，包括：　　　　将至第一存储器设备的第一数据总线解析为多组数据总线信号；　　　　对于多个控制器芯片中的每一个，指配相应的控制器芯片，用于控制同所述第一数据总线相关联的所述多组数据总线信号中的对应组的数据总线信号，所述第一数据总线位于所述相应控制器芯片与所述第一存储器设备之间；以及　　　　经由所述第一数据总线，允许所述多个芯片控制器中的每一个同时存取存储在所述第一存储器设备中的数据的不同相应部分。

【技术特征摘要】
US 2007-1-12 11/652,9311.一种方法，包括将至第一存储器设备的第一数据总线解析为多组数据总线信号；对于多个控制器芯片中的每一个，指配相应的控制器芯片，用于控制同所述第一数据总线相关联的所述多组数据总线信号中的对应组的数据总线信号，所述第一数据总线位于所述相应控制器芯片与所述第一存储器设备之间；以及经由所述第一数据总线，允许所述多个芯片控制器中的每一个同时存取存储在所述第一存储器设备中的数据的不同相应部分。2. 根据权利要求l所述的方法，其中，允许所述多个芯片控制器 中的每一个同时存取存储在所述第一存储器设备中的数据的不同相应 部分包括指配所述多个控制器芯片的给定控制器芯片，用于控制与所述第 一存储器设备相关联的地址及控制总线。3. 根据权利要求l所述的方法，进一步包括保持多个数据总线，该多个数据总线包括至所述第一存储器设 备的所述第一数据总线、以及至第二存储器设备的第二数据总线；将至所述第二存储器设备的所述第二数据总线解析为多组数据总 线信号；对于所述多个控制器芯片的每一个，指配相应的控制器芯片，用 于控制与所述第二数据总线相关联的所述多组数据总线信号中的对应 组的数据总线信号。4. 根据权利要求3所述的方法，进一步包括允许所述多个芯片控制器的每一个经由所述第二数据总线，同时 存取存储在所述第二存储器设备中的数据的不同相应部分。5. 根据权利要求3所述的方法，其中，允许所述多个芯片控制器 的每一个同时存取存储在所述第二存储器设备中的数据的不同相应部 分包括指配所述多个控制器芯片中的第一控制器芯片，用于控制与所述 第一存储器设备相关联的地址总线及控制总线；指配所述多个控制器芯片中的第二控制器芯片，用于控制与所述 第二存储器设备相关联的地址总线及控制总线；在所述第一控制器芯片控制与所述第一存储器设备相关联的所述 地址总线及控制总线的同时，允许所述多个控制器芯片的每一个同时 从所述第一存储器设备中存取数据的相应部分；以及在所述第二控制器芯片控制与所述第一存储器设备相关联的所述地址总线及控制总线的同时，允许所述多个控制器芯片的每一个同时 从所述第二存储器设备中存取数据的相应部分。6. 根据权利要求l所述的方法，进一步包括配置所述控制器芯片，以支持将从所述第一存储器设备中检索的 所述数据的所述不同相应部分同时并行传递到目标目的地。7. 根据权利要求3所述的方法，进一步包括沿着布局轴线布局所述控制器芯片，该布局轴线与所述第一存储 器设备及所述第二存储器设备的纵向轴线基本平行。8. 根据权利要求l所述的方法，其中，允许所述多个芯片控制器 的每一个同时存取存储在所述第一存储器设备中的数据的不同相应部分包括沿着布局轴线布局所述控制器芯片，该布局轴线与所述第一存储 器设备的纵向轴线基本平行。9. 根据权利要求8所述的方法，其中，沿着所述布局轴线布局所 述控制器芯片包括-在所述布局轴线的第一位置上，设置所述控制器芯片的第一控制 器芯片；在所述布局轴线的第二位置上，设置所述控制器芯片的第二控制 器芯片；实现所述第一控制器芯片与所述第一存储器设备之间的第一组传 导通路；以及实现所述第二控制器芯片与所述第一存储器设备之间的第二组传 导通路。10. 根据权利要求9所述的方法，其中，实现所述第一组传导通路 及所述第二组传导通路包括将同所述第一控制器芯片与所述第一存储器设备之间的所...

【专利技术属性】
技术研发人员：马修G萨金特，迈克尔A卡恩，小弗朗西斯J施蒂夫特，贾森P科兰杰洛，
申请(专利权)人：博路技术有限公司，
类型：发明
国别省市：US[美国]