阻抗匹配电路和具有阻抗匹配电路的半导体存储器制造技术

一种半导体存储器的阻抗匹配电路，使用反映在制造过程中的变化的偏移误差的初始值来执行ＺＱ校准。所述阻抗匹配电路包括第一下拉电阻单元、第一上拉电阻单元和码产生单元。所述第一下拉电阻单元向第一节点提供地电压，由此确定初始下拉码。所述第一上拉电阻单元向所述第一节点提供电源电压，由此确定在所述第一节点上的初始上拉码或电压电平。所述码产生单元使用所述初始下拉和上拉码作为各自的初始值来产生下拉和上拉校准码。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器的阻抗匹配电路，具体地涉及由阻抗匹 配电5^行的ZQ校准。
技术介绍
一般地，包括集成电路(诸如微处理器、存储电路和门阵列电路)的 半导体存储器可以用于各种电器中，比如个人计算机、服务器计算机和工作站。当所述电器的工作a提高时，在所述电器内的半导体存储器之间 传输的信号的摆动宽度减小以最小化发送信号所需要的延迟时间。但是， 当所述摆动宽度减少时，信号传输更大程度地受到外部噪声的影响，并且 由于阻抗不匹配而导致在接口端子中的信号^Jt增加。所述阻抗不匹配是由于制造过程、供电电压和工作温度(PVT)的变 化引起的。这种阻抗不匹配使得难于高iliC送数据。因为从半导体存储器 输出的信号可能由于阻抗不匹配而失真，因此可能在接收失真信号的对应 半导体存储器中引起故障，诸如设置/保持失败或者信号电平的误判断。半导体存储器可以包括用于通过输入接合区(pad)来接收外部信号的 输入电路以及用于通过输出^区来输出内部信号的输出电路。具体地， 高速运行的半导体存储器可以包括阻抗匹配电路，用于与在所述掩^区附 近的另一个半导体存储器匹配接口阻抗，以便防止上述故障。通常，在发送信号的半导体存储器中，通过输出电路来执行源终止。 在接收信号的半导体存储器中，可以通过与输入电路并联的终止电路来执 行并行终止。ZQ校准是用于产生上拉和下,准码的处理，所述码当PVT^ 改变时改变。通过使用上拉和下拉校准码来校准输入和输出电路的电阻值。下面说明在阻抗匹配电路中执行的ZQ校准。图1是传统的阻抗匹配电路的方框图。所述阻抗匹配电路包括第一上 拉电阻单元110、第二上拉电阻单元120、下拉电阻单元130、参考电压 产生器102、比较器103和104以及p码和n码计数器105和106。电源电压VDDQ被第一上拉电阻单元110和参考电阻器101分压， 由此向节点ZQ提供电压。参考电阻器101连接到与节点ZQ耦接的引线， 一般具有240欧姆的电阻。比较器103将节点ZQ的电压与从参考电压产 生器102输出的参考电压VREF相比较，由此产生上/下信号UP/DN。参 考电压VREF —般被设置为电源电压的一半，即VDDQ/2。p码计数器105接收所述上/下信号UP/DN，由此产生二进制码 PCODE<0:N>。 二进制码PCODEO:N〉导通/截止在第一上拉电阻单元 110中并联的MOS晶体管，由此校准第一上拉电阻单元110的电阻。第 一上拉电阻单元110的被校准的电阻对于在节点ZQ的电压产生影响。上 述的操作被重复。即，在第一上拉电阻单元110中执行所述上扭艮准，以 便第一上拉电阻单元110的电阻变得等于参考电阻器101的电阻。在上拉校准期间产生的二进制码PCODE<0:N〉也输入到第二上拉电 阻单元120，并且确定其电阻。类似于上拉校准，执行下拉艮准。通过应 用由比较器104和n码计数器106产生的二进制码NCODE<0:N>，在节 点ZQ，的电压变得等于参考电压VREF。执行下拉艮准以便下拉电阻单元 130的电阻变得等于第二上拉电阻单元120的电阻。所述ZQ校准包括上扭艮准和下拉校准。从ZQ校准产生的二进制码 PCODEO:N〉和NCODE〈0:N〉被输入到输入或者输出电路，以便校准电 阻单元的各自电阻。在半导体存储器的情况下，二进制码PCODE<0:N> 和NCODE〈0:N〉确定连接到DQ掩^区的上拉和下拉电阻器的电阻。所 述上拉和下拉电阻器具有与上述的上拉和下拉电阻单元类似的布局。虽然半导体存储器的输出驱动器使用上拉和下拉电阻器两者，但是半 导体存储器的输入緩冲器仅仅使用上拉电阻器。在这种情况下，阻抗匹配 电路包括第一上拉电阻单元110、 p码计数器105和比较器103。然后仅 仅执行上M准。ZQ校准防止发生阻抗不匹配。但是，当ZQ校准的^Mt时间^J^长 时，由半导体存储器发送的数据的带宽被减小。因此，必须将ZQ校准的 时间最小化以改善数据的传输效率并且防止阻抗不匹配。
技术实现思路
本专利技术的实施例提供一种阻抗匹配电路，用于使用反映在制造过程中的变化的偏移误差的初始值来执行ZQ校准。在一个实施例中，半导体存储器的阻抗匹配电路包括第一下拉电阻 单元，用于向第一节点提供地电压，由此确定初始下扭玛；第一上拉电阻 单元，用于向第一节点提供电源电压，由此确定在第一节点上的初始上拉 码或者电压电平；以及码产生单元，用于分别使用所述初始下拉和上M 作为初始值来产生下拉和上拉校准码。在另一个实施例中， 一种用于执行半导体存储器的ZQ校准的方法包 括测量在电源电压端和ZQ节点之间的第一真实电阻以及在地电压端和 ZQ节点之间的第二真实电阻；通过分别比较所述第一和第二真实电阻的 每一个与在制造过程中其意欲的电阻来确定初始上拉和下拉码；以及分别 将所述初始上拉和下拉码在存储单元中存储为上拉和下拉校准码的初始 值。在另一个实施例中，半导体存储器的阻抗匹配电路包括校准电阻单 元，其连接到第一节点，用于确定在第一节点上的初始校准码或者电压电 平；以及码产生单元，用于才艮据在第一节点上的电压电平来产生具有作为 初始值的初始校准码的校准码。附图说明图l是传统阻抗匹配电路的方框图。图2是按照本专利技术的一个实施例的阻抗匹配电路的方框图。 图3是如图2中所示的存储单元的方框图。图4是在如图2中所示的p码和n码计数器的每一个中包括的比特 计数单元的方框图。具体实施方式按照本专利技术的阻抗匹配电路使用反映在制造过程中的变化的偏移误 差的初始值来执行ZQ校准。因此，所述阻抗匹配电5^L行ZQ校准以补偿仅仅由电源电压和工作温度的变化引起的阻抗不匹配。按照本专利技术的阻抗匹配电路i2d4地执行ZQ校准。当所述阻抗匹配电#应用到半导体存 储器时，有可能防止减小由所述半导体存储器发送的数据的带宽。另夕卜， 当在预定时间内执行ZQ校准时，所述半导*储器可以容易地满足针对 工作时间的规范。下面将参考附图详细说明本专利技术的阻抗匹配电路。图2示出按照本专利技术的一个实施例的阻抗匹配电路。所述阻抗匹配电 路包括第一上拉电阻单元210、第二上拉电阻单元220、下拉电阻单元230、 伪下拉电阻单元240和码产生单元202-206。与传统的阻抗匹配电路相比较，本专利技术的阻抗匹配电路还包括伪 (dummy)下拉电阻单元240，用于设置初始上拉和下拉码POFFSET和 NOFFSET。所述伪下拉电阻单元240向节点ZQ提供地电压。码产生单 元202-206分别4吏用初始上拉和下扭玛POFFSET和NOFFSET来作为初 始值而产生上拉和下4i^ PCODE〈0:N〉和NCODE<0:N>。伪下拉电阻单元240具有与下拉电阻单元230相同的结构，以测量下 拉电阻单元230的真实电阻，由于在制造过程中的变化而导致的偏移误差 反映到所述真实电阻上。因为下拉电阻单元230未与外部引线耦接，从而 不能直接地测量下拉电阻单元230的电阻。因此，伪下拉电阻单元240 连接到节点ZQ以测量电阻。可以使用在预定电压下在节点ZQ中流动的 电流值来测量所述电阻。以相同的方式来测量第一上拉电阻单元210的电 阻。所述测量方法详细i兌明如下。可以通过测量电阻来检测制本文档来自技高网...

【技术保护点】
一种半导体存储器的阻抗匹配电路，包括：　　　　第一下拉电阻单元，用于向第一节点提供地电压，由此确定初始下拉码；　　　　第一上拉电阻单元，用于向第一节点提供电源电压，由此确定在第一节点上的初始上拉码或电压电平；以及　　　　码产生单元，用于分别使用所述初始下拉和上拉码作为初始值来产生下拉和上拉校准码。

【技术特征摘要】
KR 2007-3-2 10-2007-00207271.一种半导体存储器的阻抗匹配电路，包括第一下拉电阻单元，用于向第一节点提供地电压，由此确定初始下拉码；第一上拉电阻单元，用于向第一节点提供电源电压，由此确定在第一节点上的初始上拉码或电压电平；以及码产生单元，用于分别使用所述初始下拉和上拉码作为初始值来产生下拉和上拉校准码。2. 按照权利要求l的阻抗匹配电路，还包括存储单元，用于存储所 述初始下拉和上拉码，并且选择性地向所述码产生单元输出所述初始下拉 和上4i^或默iMi。3. 按照权利要求2的阻抗匹配电路，其中，所述存储单元包括多个 熔丝，通过所述初始下拉和上拉码确定所述多个熔丝的连接。4. 按照权利要求l的阻抗匹配电路，其中，所述第一节点是ZQ节点。5. 按照权利要求1的阻抗匹配电路，其中，通过将所述第一下拉电 阻单元的真实测量电阻与所述第 一 下拉电阻单元的意欲电阻相比较来确 定所述初始下拉码，并且通过将所述第一上拉电阻单元的真实测量电阻与 所述第 一上拉电阻单元的意欲电阻相比较而确定所述初始上拉码。6. 按照权利要求5的阻抗匹配电路，其中，所述第一下拉电阻单元 包括复用器，用于选择下拉测试码和关闭码之一；多个NMOS晶体管，每一个具有栅极，用于通过各自的栅极来接收 所述复用器的对应输出；以及多个电阻器，每一个与所述多个NMOS晶体管对应的一个串联。7. 按照权利要求6的阻抗匹配电路，其中，响应于所述下拉测试码 而激活所述第一下拉电阻单元，由此确定所述初始下拉码，并且响应于所 述关闭码而去激活所述第一下拉电阻单元。8. 按照权利要求5的阻抗匹配电路，其中，所述第一上拉电阻单元 包括复用器，用于选择上拉测试码和上扭艮准码之一；多个PMOS晶体管，每一个具有相f极，用于通过各自的栅极来接收 所述复用器的对应输出；以及多个电阻器，每一个与所述多个PMOS晶体管对应的一个串联。9. 按照权利要求8的阻抗匹配电路，其中，响应于所述上拉测试码 来激活所述第一上拉电阻单元，由此确定所述初始上拉码，并且响应于所 述上扭坎准码而将其电阻值校准到参考电阻器的电阻，由此确定在所述第 一节点上的电压电平，其中，所述参考电阻器连接在电源电压端和所述第 一节点之间。10. 按照权利要求l的阻抗匹配电路，其中，所述码产生单元包括 参考电压产生器，用于产生所述参考电压；比较器，用于将第一节点的电压电平与所述参考电压相比较，由此产 生上/下信号；以及计数器，用于按照所述上/下信号的逻辑电平来产生所述上拉校准码。11. 按照权利要求l的阻抗匹配电路，还包括第二上拉电阻单元，用于响应于所述上皿准码而将其电阻校准到所 述第一上拉电阻单元的电阻；以及第二下拉电阻单元，用于响应于所述下扭艮准码而将其电阻校准到所 述第二上拉电阻单元的电阻，其中，所述第二上拉和下拉电阻单元通过在电源和地电压端之间的第 二节点而连接。12. 按照权利要求11的阻抗...

【专利技术属性】
技术研发人员：郑椿锡，李在真，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]