经由高级存储器缓冲器对读取/写入存储器存取的校准制造技术

本发明专利技术提供经由高级存储器缓冲器来校准通过具有不同长度的数据总线进行的读取／写入存储器存取的方法和设备。

【技术实现步骤摘要】

本揭示案中提供的至少某些实施例涉及全缓冲式双线内存储器模块(Fully Buffered Dual Inline Memory Module ， FB-DIMM )和高级存储器缓冲器 (Advanced Memory Buffer, AMB)。
技术介绍
常规的存储器系统使用借助于短总线连接的无缓冲式或寄存式DIMM，其 中存储器模块连接到单个信道。当信道中模块的数目增加时，信道性能降低， 从而限制存储器系统的性能。为了增加计算机系统的动态随机存取存储器(DRAM)系统的性能，已开 发出全缓冲式双线内存储器模块(FB-DIMM)的技术。FB-DIMM技术在存储器模块与存储器控制器之间使用高速、串行、点对点 连接。主机存储器控制器连接到第一存储器模块；且第一存储器模块连接到第 二存储器模块，等等。因此，每一链路的负载是恒定的。在此类点对点连接中 不需要任何分支。存储器模块在恒定的负载环境下操作，而不考虑系统中使用 的存储器模块的数目。高级存储器缓冲器(AMB)是FB-DIMM的一部分，其提供存储器系统中 的点对点链路。通常，每一 FB-DIMM具有高级存储器缓冲器(AMB),其处理 到达和来自本地FB-DIMM的FB-DIMM信道和存储器请求，并将请求转发到其 它FB-DIMM。此类结构可用于为服务器和工作站设计大容量和高带宽存储器子 系统。AMB通常包括两个串行端口和一并行端口。串行端口之一用于连接到主机 存储器控制器或较靠近主机存储器控制器的邻近存储器模块的AMB;另一串行 端口用于连接到较远离主机存储器控制器的邻近存储器模块的AMB;且并行端 口用于连接到到达存储器芯片的总线，所述存储器芯片与AMB在同 一存储器模块上。举例来说，通过下游串行链路发送到AMB的来自主机存储器控制器的串行 数据在被发送到存储器模块上的DRAM芯片之前临时缓冲在AMB中。串行数 据含有地址、数据和命令信息，其在AMB中转换并被放置到存储器模块上的 DRAM总线上。AMB根据存储器控制器的指令向DRAM芯片进行写入和从 DRAM芯片进行读出。从DRAM检索到的数据在AMB中转换为串行数据，并 通过上游串行链路发送到存储器控制器。
技术实现思路
本文中描述了经由高级存储器缓冲器来校准通过具有不同长度的数据总线 进行的读取/写入存储器存取的方法和设备。本部分中概述本专利技术的某些实施例。在本专利技术的一个实施例中，所述一种集成电路，包含多个端口，其用于分别与多个数据总线介接；端口，其用于与所述多个数据总线的共同时钟总线介接；和可调节电路，其与所述多个端口耦合以平衡所述多个数据总线上的延迟。在本专利技术的一个实施例中，所述的集成电路，其中所述多个数据总线是到 达存储器芯片的点对点总线。在本专利技术的一个实施例中，所述的集成电路，其中所述多个数据总线依照双数据速率(DDR)标准或四数据速率(QDR)标准。在本专利技术的一个实施例中，所述的集成电路，包含高级存储器缓冲器 (AMB)。在本专利技术的一个实施例中，所述的集成电路，其中所述可调节电路包含多 个可调节延迟块和一校准控制器。在本专利技术的一个实施例中，所述的集成电路，其中所述校准控制器确定从 第一数据总线取样的数据与从第二数据总线取样的数据之间的相位差，以调节 与所述第二数据总线耦合的延迟块。在本专利技术的一个实施例中，所述的集成电路，其中调节所述延迟块以减少所述相位差。在本专利技术的一个实施例中，所述的集成电路，其中在所述多个数据总线中 所述第一数据总线具有最长的延迟。在本专利技术的一个实施例中，所述的集成电路，其中在校准阶段期间，经由 所述多个数据总线将同一数据型式写入到不同的存储器芯片中；且同时通过所 述多个数据总线读取所述数据型式以调节所述多个延迟块。在本专利技术的一个实施例中，所述的集成电路，其中所述校准控制器确定从 第一数据总线取样的数据与读取时钟之间的相位差，以调节与所述第一数据总 线耦合的延迟块。在本专利技术的一个实施例中，所述的集成电路，其中所述校准控制器确定从 第一数据总线取样的数据与从第三数据总线取样的数据之间的相位差，以调节 与所述第三数据总线耦合的延迟块。在本专利技术的一个实施例中，所述的集成电路，其中所述校准控制器同时调 节与所述第二数据总线耦合的延迟块和与所述第三数据总线耦合的延迟块。在本专利技术的一个实施例中，所述的集成电路，其中所述可调节电路进一步 包含多个可调节延迟块，所述多个可调节延迟块用于延迟待通过所述多个数据 总线传输的数据，以使所述数据总线的目的地处的数据与通过所述时钟总线传 输的写入时钟相位对准。在本专利技术的一个实施例中，所述的集成电路，其中所述可调节电路进一步 包含可调节延迟块，所述可调节延迟块用于调节通过所述时钟总线传输的所述 写入时钟的相位。在本专利技术的一个实施例中，所述一种存储器系统，包含多个存储器芯片； 共同时钟总线，其与所述多个存储器芯片耦合；多个点对点数据总线，其与所 述多个存储器芯片耦合；和存储器缓冲器，其经由所述共同时钟总线和所述多 个点对点数据总线与所述多个存储器芯片耦合，所述多个点对点数据总线在所 述存储器芯片与所述存储器缓冲器之间具有不同的长度，所述存储器缓冲器包 含用于平衡所述多个数据总线上的延迟的可调节电路。在本专利技术的一个实施例中，所述的存储器系统，其中所述存储器缓冲器包 含高级存储器缓冲器(AMB)。在本专利技术的一个实施例中，所述的存储器系统，包含全缓冲式双线内存储 器模块(FB-DIMM)。在本专利技术的一个实施例中，所述的存储器系统，其中所述存储器缓冲器包 含校准控制器，所述校准控制器用于在校准阶段期间同时调节用于从所述多个 数据总线进行读取的延迟。在本专利技术的一个实施例中，所述一种在具有多个数据总线的数据处理系统 的校准阶段期间的方法，所述数据总线具有不同的连线长度，所述方法包含相 对于共同写入时钟调节施加于待通过所述多个数据总线传输的数据的第一延 迟，以便通过所述数据总线进行正确的写入操作；和相对于共同时钟调节施加 于通过所述多个数据总线而接收的数据的第二延迟，以减少所述接收的数据之 间的相位差。在本专利技术的一个实施例中，所述的方法，其中所述多个数据总线包含多个 双数据速率存储器总线；所述第一和第二延迟集成在高级存储器缓冲器(AMB) 上；且在所述校准阶段期间同时调节所述第二延迟。附图说明在附图的图式中以举例而不是限制的方式来说明实施例，附图中相似参考 指示类似元件。图1展示根据一个实施例的存储器系统。图2展示根据一个实施例的高级存储器缓冲器(AMB)的方框图。图3展示根据-一个实施例的读取数据校准。图4展示根据一个实施例用于同时读取校准的电路。图5展示根据一个实施例使读取数据相位对准的方法。图6展示根据一个实施例调节待从高级存储器缓冲器传输的数据的延迟的 方法。具体实施例方式以下描述内容和图式是说明性的且不应解释为限制性的。描述许多特定细 节以提供彻底的理解。然而，在某些情况下，为了避免混淆描述内容而没有描 述众所周知的或常规的细节。本揭示案中对一个或一实施例的参考不一定是对 同一实施例的参考，且这些参考意味着至少一个。图1展示根据一个实施例的存储器系统。在图1中，例如全缓冲式双线内 存储器模块(FB-DIMM)的存储器模块(21)包括多个存储本文档来自技高网...

【技术保护点】
一种集成电路，包含：　　　　多个端口，其用于分别与多个数据总线介接；　　　　端口，其用于与所述多个数据总线的共同时钟总线介接；和　　　　可调节电路，其与所述多个端口耦合以平衡所述多个数据总线上的延迟。

【技术特征摘要】
US 2007-4-16 11/735,9151.一种集成电路，包含多个端口，其用于分别与多个数据总线介接；端口，其用于与所述多个数据总线的共同时钟总线介接；和可调节电路，其与所述多个端口耦合以平衡所述多个数据总线上的延迟。2. 根据权利要求l所述的集成电路，其中所述多个数据总线是到达存储器 芯片的点对点总线。3. 根据权利要求2所述的集成电路，其中所述多个数据总线依照双数据速 率(DDR)标准或四数据速率(QDR)标准。4. 根据权利要求1所述的集成电路，包含高级存储器缓冲器(AMB)。5. 根据权利要求l所述的集成电路，其中所述可调节电路包含多个可调节 延迟块和一校准控制器。6. 根据权利要求5所述的集成电路，其中所述校准控制器确定从第--数据 总线取样的数据与从第二数据总线取样的数据之间的相位差，以调节与所述第 二数据总线耦合的延迟块。7. 根据权利要求6所述的集成电路，其中调节所述延迟块以减少所述相位差。8. 根据权利要求6所述的集成电路，其中在所述多个数据总线中所述第一 数据总线具有最长的延迟。9. 根据权利要求6所述的集成电路，其中在校准阶段期间，经由所述多个 数据总线将同一数据型式写入到不同的存储器芯片中；且同时通过所述多个数 据总线读取所述数据型式以调节所述多个延迟块。10. 根据权利要求6所述的集成电路，其中所述校准控制器确定从第一数据 总线取样的数据与读取时钟之间的相位差，以调节与所述第一数据总线耦合的 延迟块。11. 根据权利要求6所述的集成电路，其中所述校准控制器确定从第一数据 总线取样的数据与从第三数据总线取样的数据之间的相位差，以调节与所述第 三数据总线耦合的延迟块。12. 根据权利要求11所述的集成电路，其中所述校准控制器同时调节与所 述第二数据总线耦合的延迟块和与所述第三数据总线耦合的延迟块。13. 根据...

【专利技术属性】
技术研发人员：郭振东，吴雷，叶笑蓉，山岗，
申请(专利权)人：澜起科技上海有限公司，
类型：发明
国别省市：31[中国|上海]