优化存储器控制器的接合垫序列的方法。提供至少两个优选且不同的接合垫序列，分别对应至少两个不同的存储器装置。将存储器控制器设置在单芯片上。存储器控制器包含核心逻辑电路、多个输入／输出元件及重排器。核心逻辑电路具有多个输入／输出端。每一个输入／输出元件具有接合垫。重排器耦接这些输入／输出元件与核心逻辑电路。重排器被编程，选择性地连接这些输入／输出元件至这些输入／输出端。编程重排器，选择性的连接这些输入／输出元件的一部分连接这些输入／输出端，使这些不同接合垫序列其中之一大致上获得支持。因此，实现存储器到存储器控制器之间的信号路径可最佳化，以尽可能的减少印刷电路板上发生信号路径交错的机会，确保信号品质。
【技术实现步骤摘要】
本专利技术涉及存储器控制器与其优化的方法，特别是涉及优化存储器控制器的才妾合塾序歹'J (pad sequence)与扭iM立序歹'J (pinout sequence)。技术背景对大多数的电子产品而言，存储器都是很重要的，其不只是需要有高 存储器容量，而且也需要有高传输速度。存储器中有一种称为双倍数据速 度(double data rate, DDR)同步动态随机存耳又存储器(synchronous dynamic random access memory, SDRAM)，其在时钟信号的上升沿以及下降沿同时 传输数据，提供比现有技术中单倍数据速度的SDRAM更高的数据频宽。目前，DDR1 (也就是DDR第1代)已经渐渐地被DDR2给取代了 ，虽然DDR2 的操作原理大致上跟DDR1—样，但是，DDR2采用了许多的改进，来提高时其整合了许多较新颖的电路设计与规格，这些都对传输速度有所贡献。譬 如说，DDR2需要有芯片上终端电阻(on-die tremination, ODT),来减少过 多的信号噪声，而DDR1仅需要电路板上终端电路(on-board terminat ion)。 DDR2跟DDR1釆用不一样的外部电压，分别是2. 5伏特与1. 8伏特。DDR2 需要离纟戋马区动(off—chip driver)卩iU元才交正(impedance calibration), <旦 是DDR1则不需要。DDR2采用了四比特(4-bi t)的数据预取架构(prefetch), 而DDR1仅仅采用了两比特(2-bit)的数据预取架构。DDR2的细密球型网数 组(fine-pitch ball grid array, FBGA)封装使得其IC封装后大小比起采 用薄型小尺寸封装(thin small outline package, TSOP)的DDR1来的更小。 当前，DDR2与DDR1正处于一个电子产品交替换代的阶段。尽管DDR2 自身功能上比较优秀，而 一 些对成本很在乎的电子产品可能还是会倾向于 采用DDRl,而不是DDR2。为了支持当下发展的需求，针对不同存储器的设 计与规格往往会被组合在单一芯片中，不同的DRAM或是存储器控制器的研发与供应可快速的赶上市场的需求。因此，通过内连接层置换方式(interconnection layer switching),可编程来支持醒l与DDR2的单一 芯片已经有出现在市场上了。通过置换掩模(mask)的方式， 一个DDR1/DDR2 混合芯片可使其自己符合DDR1或是DDR2所要求的设计与规格。只是，单 单只是符合DDR1或是DDR2的协议所要求的设计与规格，对于DDR1/DDR2 混合芯片而言，可能还是不够的。
技术实现思路
因此，本专利技术提供一种存储器控制器及优化存储器控制器的接合垫序 列的方法，以优化存储器到存储器控制器之间的信号路径，以保证信号品质。本专利技术实施例提供的一种存储器控制器，其设置于单芯片上。该存储 器控制器包含核心逻辑电路，具有多个输入/输出端；多个输入/输出元 件，每一输入/输出元件具有接合垫；以及重排器，耦接于该多个输入/输 出元件与该多个输入/输出端之间，其中，该重排器可被编程，以选择性地 连接该多个输入/输出元件至该多个输入/输出端，以使得该单芯片可提供 并支持至少两种不同接合垫序列，每一接合垫序列对应至少 一存储器装置。本专利技术实施例还提供一种优化存储器控制器的接合垫序列的方法。该 方法包括提供至少两个不同的接合垫序列，分别对应至少两个不同的存 储器装置。将该存储器控制器设置于单芯片上，该存储器控制器包含核 心逻辑电路，具有多个输入/输出端；多个输入/输出元件，每一输入/输出 元件具有接合垫；以及重排器，耦接于该多个输入/输出元件与该核心逻辑 电路之间，其中该重排器可被编程，以选择性地连接该多个输入/输出元件 至该多个输入/输出端；编程该重排器，以选择并连接该多个输入/输出元 件的一部分至该多个输入/输出端，以使该多个不同接合垫序列其中之一被 大致上支持。本专利技术提供可实现于单芯片上选择性地提供多个接合垫序列的存储器 控制器，以及具有此单芯片的封装，而该封装可提供不同的脚位序列。通 过实施本专利技术提供的优化存储器控制器的接合垫序列的方法能够确保存储 器到存储器控制器之间的信号路径可最佳化，以尽可能的减少印刷电路板 上发生信号路径交错的机会，确保其中所传输的信号品质。附图说明图1是依据本专利技术实施例具有芯片的系统示意图。图2A与图2B分别是显示针对DDR1与DDR2 SDRAM的封装后脚位的示 意图。图3A与图3B是显示存储器控制器分别支持DDR1与DDR2 SDRAM时所 提供不一样的接合垫序列。图4是显示DDR核心逻辑电路与I/O元件之间没有设置重排器的存储 器控制器的示意图。图5A与图5B是分别显示存储器控制器中的重排器的两种实施例的示 意图。图6A至图6D是显示适用于不同的PCB上的优选的信号线序列的示意图。图7A与图7B是显示支持图6A至图6D中的四种信号线序列的接合垫 放置位置的示意图。图8A至图8C是显示四个主字段802a-802d,分别表示存储器控制器所 提供的接合垫序列与图6A至图6D中的其中一信号线序列之间的关系示意图。图9是本专利技术一实施例MCM的示意图。 图IO是显示叠层芯片封装的示意图。具体实施方式以下描述仅仅是为了展现本专利技术的原理，而不应该被视为用来限制本 专利技术。本专利技术的保护范围应该由所附的权利要求书界定。图1是依据本专利技术实施例具有芯片(chip)的系统示意图。该芯片具有 存储器控制器。在此单一芯片中，存储器控制器100具有DDR核心逻辑电 3各102、重排器(reorderer) 104、以及输入/输出(input/output, 1/0)元件 (device) 106。 DDR核心逻辑电路102具有许多的I/O端(terminal) 108。 DDR 核心逻辑电路102可支持DDR1以及DDR2。每一个1/0元件106具有接合垫 110。通过这些接合垫110,存储器控制器100可电性连接到印刷电路板 (printed circuit board,以下简称PCB)120,然后去撷取存储器中的数据。的，用以选择性地连接1/0元件106到1/0端108，以使存储器控制器IOO 可提供不一样的接合垫序列(pad sequence)。譬如说，存储器控制器100 用来控制DDR1 SDRAM时的接合垫序列会跟存储器控制器100用来控制DDR2 SDRAM时的接合垫序列不同。另一种可能的情况是，虽然存储器控制器IOO 可能都是用来控制DDR1 SDRAM,但是因为PCB上的线路布局可能有所不同， 存储器控制器100的接合垫序列可能会随着放置的PCB不同而有所差别。图2A与图2B分别是显示针对DDR1与DDR2 SDRAM的封装后脚位的示 意图。电子元件工业联合会(joint electron device engineering counci 1, JEDEC)已经明确规定了 DDR1与DDR2 SDRAM的封装与相对应脚位。DDR1 SDRAM的封装是TSOP (Thin Smal 1-Out 1 ine P本文档来自技高网...
【技术保护点】
一种存储器控制器，其设置于单芯片上，包含：核心逻辑电路，具有多个输入／输出端；多个输入／输出元件，每一输入／输出元件具有接合垫；以及 重排器，耦接于该多个输入／输出元件与该多个输入／输出端之间，其中，该重排器可被编程，以选择性地连接该多个输入／输出元件至该多个输入／输出端，以使得该单芯片可提供并支持至少两种不同接合垫序列，每一接合垫序列对应至少一个存储器装置。
【技术特征摘要】
US 2007-6-11 11/760,9551.一种存储器控制器，其设置于单芯片上，包含核心逻辑电路，具有多个输入/输出端；多个输入/输出元件，每一输入/输出元件具有接合垫；以及重排器，耦接于该多个输入/输出元件与该多个输入/输出端之间，其中，该重排器可被编程，以选择性地连接该多个输入/输出元件至该多个输入/输出端，以使得该单芯片可提供并支持至少两种不同接合垫序列，每一接合垫序列对应至少一个存储器装置。2. 如权利要求1所述的存储器控制器，其特征在于，该重排器以置换 内连接层方式来进行编程。3. 如权利要求1所述的存储器控制器，其特征在于，该重排器包含 多工器，连接于该多个输入/输出元件与该多个输入/输出端之间；以及緩存器，用以控制该多工器；其中，该重排器通过设定该緩存器来进行编程。4. 如权利要求1所述的存储器控制器，其特征在于，该至少两种不同' 接合垫序列分别支持DDR1 SDRAM与DDR2 SDRAM。5. 如权利要求1所述的存储器控制器，其特征在于，该至少一个存储 器装置以及该单芯片封装在多芯片模块或是叠层芯片封装中。6. 如权利要求1所述的存储器控制器，其特征在于，该多个输入/输 出端具有多个数据输入/输入端，该多个数据输入/输入端固定连接到多个 相对应的接合垫。...
【专利技术属性】
技术研发人员：陈南诚，郭志辉，曾瑞兴，李锦智，陈珮珊，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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