具有多阶型存储单元阵列的非易失性存储器及其控制方法技术

一种非易失性存储器包括一存储单元阵列、一电流供应电路、一路径选择电路与一验证电路。存储单元阵列包括m

【技术实现步骤摘要】
具有多阶型存储单元阵列的非易失性存储器及其控制方法


[0001]本专利技术是有关于一种非易失性存储器与其相关控制方法，且特别是有关于一种具多阶型存储单元阵列之非易失性存储器及其相关编程控制方法。

技术介绍

[0002]众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-time programmable non-volatile memory，简称OTP非易失性存储器)与多次编程非易失性存储器(multi-time programmable non-volatile memory，简称MTP非易失性存储器)。以下介绍几种非易失性存储单元(memory cell)。
[0003]请参照图1A，其所绘示为OTP存储单元示意图。OTP存储单元c1包括一浮动栅晶体管F与一开关晶体管M。OTP存储单元c1的第一端连接至源极线(source line，SL)，OTP存储单元c1的第二端连接至位线(bit line，BL)，OTP存储单元c1的控制端连接至字线(word line，WL)。
[0004]如图1A所示，开关栅晶体管M的第一源/漏极端(source/drain terminal)连接至源极线SL，开关栅晶体管M的栅极端连接至字线WL。浮动栅晶体管F的第一源/漏极端连接至开关晶体管M的第二源/漏极端，浮动栅晶体管F的第二源/漏极端连接位线BL。
[0005]于写入动作(write action)时，提供适当的偏压至OTP存储单元c1，可以编程(program)OTP存储单元c1或者抑制编程(program inhibit)OTP存储单元c1。其中，编程OTP存储单元c1即控制热载流子(hot carrier)注入浮动栅晶体管F的浮动栅极，编程抑制OTP存储单元c1即控制热载流子不注入浮动栅晶体管F的浮动栅极。另外，热载流子为电子。
[0006]举例来说，于编程OTP存储单元c1时，提供编程电压(program voltage)至源极线SL、开启电压(on voltage)至字线WL、接地电压至位线BL。因此，热载流子经由浮动栅晶体管F的通道区域(channel region)注入浮动栅极。反之，于编程抑制OTP存储单元c1时，提供编程电压(program voltage)至源极线SL、开启电压(on voltage)至字线WL、并将位线BL浮接(floating)。因此，热载流子无法注入浮动栅晶体管F的浮动栅极。当然，除了将位线浮接之外，于编程抑制OTP存储单元c1时，也可以提供编程电压至位线BL，使得热载流子无法注入浮动栅晶体管F的浮动栅极。
[0007]再者，当浮动栅晶体管F的浮动栅极未储存热载流子时，OTP存储单元c1会呈现第一储存状态(亦即，关闭状态(off state))。当浮动栅晶体管F的浮动栅极储存热载流子时，OTP存储单元c1会呈现第二储存状态(亦即，开启状态(on state))。换句话说，编程抑制OTP存储单元c1后，OTP存储单元c1会呈现第一储存状态，编程OTP存储单元c1后，OTP存储单元c1会呈现第二储存状态。
[0008]另外，于读取动作(read action)时，提供适当的偏压至OTP存储单元c1，使得OTP存储单元c1产生存储单元电流(cell current)，而根据存储单元电流的大小即可判断OTP存储单元c1的储存状态。
[0009]于读取动作时，提供读取电压(read voltage)至源极线SL、开启电压至字线WL、接地电压至位线BL。当OTP存储单元c1为第一储存状态(关闭状态)时，存储单元电流几乎为零。当OTP存储单元c1为第二储存状态(开启状态)时，存储单元电流会较大。因此，将OTP存储单元c1的位线BL连接至感测电路(sensing circuit)，即可判断OTP存储单元c1为第一储存状态(关闭状态)或者第二储存状态(开启状态)。
[0010]由于编程电压很高，为了防止开关晶体管M在写入动作时受损，可以在OTP存储单元中增加一跟随晶体管(following transistor)。如照图1B所示，其为另一OTP存储单元示意图。OTP存储单元c2包括一浮动栅晶体管F、一跟随晶体管Mg与一开关晶体管M。其中，OTP存储单元c2的第一端连接至源极线SL，OTP存储单元c2的第二端连接至位线BL，OTP存储单元c2的第一控制端连接至字线WL，OTP存储单元c2的第二控制端连接至跟随线(following line，FL)。
[0011]如图1B所示，开关晶体管M的第一源/漏极端连接至源极线SL，开关晶体管M的栅极端连接至字线WL。跟随晶体管Mg的第一源/漏极端连接至开关晶体管M的第二源/漏极端，跟随晶体管Mg的栅极端连接至跟随线FL。浮动栅晶体管F的第一源/漏极端连接至跟随晶体管Mg的第二源/漏极端，浮动栅晶体管F的第二源/漏极端连接位线BL。
[0012]基本上，开关晶体管M与跟随晶体管Mg有相同的运作关系，当开关晶体管M开启时，跟随晶体管Mg也会开启；当开关晶体管M关闭时，跟随晶体管Mg也会关闭。另外，OTP存储单元c1与c2的写入动作与读取动作的偏压与运作原理类似，此处不再赘述。
[0013]请参照图1C，其所绘示为MTP存储单元示意图。相较于图1A之OTP存储单元c1，MTP存储单元c3还包括一擦除电容(erase capacitor)C，连接于浮动栅晶体管F的浮动栅极与擦除线(erase line，EL)之间。于写入动作与读取动作时，提供接地电压至擦除线EL，且MTP存储单元c3其他端点的偏压类似于OTP存储单元c1，其详细运作情形不再赘述。
[0014]于擦除动作时，提供擦除电压(erase voltage)至擦除线EL，使得热载流子经由擦除电容C移动至擦除线EL并退出(eject)浮动栅极。
[0015]请参照图1D，其所绘示为另一MTP存储单元示意图。相较于图1B的OTP存储单元c2，MTP存储单元c4还包括一擦除电容C，连接于浮动栅晶体管F的浮动栅极与擦除线(erase line，EL)之间。于写入动作与读取动作时，提供接地电压至擦除线EL，且MTP存储单元c4其他端点的偏压类似于OTP存储单元c2，其详细运作情形不再赘述。
[0016]相同地，于擦除动作时，提供擦除电压至擦除线EL，使得热载流子经由擦除电容C移动至擦除线EL并退出浮动栅极。
[0017]上述图1A至图1D的存储单元皆以P型晶体管为例来作说明。实际上，利用N型晶体管也可以实现OTP存储单元以及MTP存储单元。
[0018]请参照图1E，其所绘示为另一MTP存储单元示意图。MTP存储单元c5包括一开关晶体管M以及一电阻器R。其中，MTP存储单元c5的第一端连接至源极线SL，MTP存储单元c5的第二端连接至位线BL，MTP存储单元c5的控制端连接至字线WL。
[0019]再者本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器，包括：一存储单元阵列，包括m
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n个多阶型存储单元，连接至m条字线以及n条位线，其中每一所述多阶型存储单元可为X种储存状态其中之一，且X大于等于4；一电流供应电路，提供X个参考电流；一路径选择电路，连接至所述电流供应电路以及所述n条位线，其中所述路径选择电路包括n个路径选择器，且一第一路径选择器连接至所述电流供应电路与一第一位线；一验证电路，连接至所述路径选择电路，并产生n个验证信号，其中所述验证电路包括n个验证元件，且一第一验证元件连接至所述第一路径选择器并产生一第一验证信号；其中，于一验证动作时，所述电流供应电路先提供一第M参考电流，经由所述第一路径选择器传递至所述第一验证元件，并转换为一第一参考电压；之后，一第一多阶型存储单元产生一第一存储单元电流，经由所述第一位线与所述第一路径选择器传递至所述第一验证元件，并转换为一第一感测电压；以及，所述第一验证元件根据所述第一参考电压与所述第一感测电压，产生所述第一验证信号，以决定所述第一多阶型存储单元是否到达一第M储存状态，其中m、n、M与X为正整数，M大于等于1且M小于等于X。2.根据权利要求1所述的非易失性存储器，其中所述第一路径选择器包括一参考电流路径与一存储单元电流路径；所述参考电流路径受控于一参考电流致能信号；所述存储单元电流路径受控于一存储单元电流致能信号；当所述参考电流致能信号动作时，所述参考电流路径连接于所述电流供应电路与所述第一验证元件之间；以及，当所述存储单元电流致能信号动作时，所述存储单元电流路径连接于所述第一位线与所述第一验证元件之间。3.根据权利要求2所述的非易失性存储器，其中所述参考电流路径包括一第一开关晶体管；所述存储单元电流路径包括一第二开关晶体管；所述第一开关晶体管的一第一源/漏极端连接至所述电流供应电路，所述第一开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第一开关晶体管的一栅极端接收所述参考电流致能信号；以及，所述第二开关晶体管的一第一源/漏极端连接至所述第一位线，所述第二开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第二开关晶体管的一栅极端接收所述存储单元电流致能信号。4.根据权利要求2所述的非易失性存储器，还包括一电压钳位电路连接至所述电流供应电路与所述路径选择电路，所述电压钳位电路提供一钳位电压至所述路径控制电路，用以将所述第一路径选择器的所述参考电流路径与所述存储单元电流路径固定于一偏压电压。5.根据权利要求2所述的非易失性存储器，其中所述参考电流路径包括一第一开关晶体管与一第一控制晶体管；所述存储单元电流路径包括一第二开关晶体管与一第二控制晶体管；所述电压钳位电路包括一运算放大器、一第三开关晶体管与一第三控制晶体管；所述运算放大器的一第一输入端接收所述偏压电压，所述运算放大器的一第二输入端连接至所述第三控制晶体管的一第一源/漏极端，所述运算放大器的一输出端产生所述钳位电压；所述第三控制晶体管的所述第一源/漏极端连接至所述电流供应电路，所述第三控制晶体管的一栅极端连接至所述运算放大器的所述输出端；所述第三开关晶体管的一第一源/漏极端连接至所述第三控制晶体管的一第二源/漏极端，所述第三开关晶体管的一第二源/漏极端连接至一电源电压，所述第三开关晶体管的一栅极端接收一钳位致能信号；所述第一控
制晶体管的所述第一源/漏极端连接至所述电流供应电路，所述第一控制晶体管的一栅极端连接至所述运算放大器的所述输出端；所述第一开关晶体管的一第一源/漏极端连接至所述第一控制晶体管的一第二源/漏极端，所述第一开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第一开关晶体管的一栅极端接收所述参考电流致能信号；以及，所述第二控制晶体管的一第一源/漏极端连接至所述第一位线，所述第二开关晶体管的一栅极端连接至所述运算放大器的所述输出端；所述第二开关晶体管的一第一源/漏极端连接至所述第二开关晶体管的一第二源/漏极端，所述第二开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第二开关晶体管的一栅极端接收所述存储单元电流致能信号。6.根据权利要求2所述的非易失性存储器，其中所述参考电流路径包括一第一开关晶体管与一第一控制晶体管；所述存储单元电流路径包括一第二开关晶体管与所述第一控制晶体...

【专利技术属性】
技术研发人员：张家福，廖弘毅，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：