具有数据掩码的高速存储器器件制造技术

本公开的方面提供了一种半导体器件。例如，半导体器件可以包括第一串并转换器、第二串并转换器以及耦合到第一串并转换器和第二串并转换器的写入数据转换器。第一串并转换器可以被配置为基于一组写入时钟信号将串行数据转换为并行数据，因此并行数据具有关于该组写入时钟信号的第一时序对准。第二串并转换器可以被配置为基于该组写入时钟信号生成掩码图案，因此掩码图案具有关于该组写入时钟信号的第二时序对准。写入数据转换器可以被配置为基于并行数据和掩码图案生成有效数据。基于并行数据和掩码图案生成有效数据。基于并行数据和掩码图案生成有效数据。

【技术实现步骤摘要】
【国外来华专利技术】具有数据掩码的高速存储器器件


[0001]本申请描述了一般地涉及半导体存储器器件的实施例。

技术介绍

[0002]随着半导体器件(例如，半导体存储器器件)变得更有能力，一个一致的趋势是增加每时间周期要传送的数据量。例如，现代半导体存储器器件可能需要高速地向其写入数据或从其读取数据。
[0003]数据掩码操作可以用于掩码在写入操作期间不需要写入到半导体存储器器件的数据流的一部分。期望数据掩码操作不损害半导体存储器器件的操作速度。

技术实现思路

[0004]本公开的方面提供了一种半导体器件。例如，半导体器件可以包括第一串并转换器、第二串并转换器以及耦合到第一串并转换器和第二串并转换器的写入数据转换器。第一串并转换器可以被配置为基于一组写入时钟信号将串行数据转换为并行数据，因此并行数据具有关于该组写入时钟信号的第一时序对准。第二串并转换器可以被配置为基于该组写入时钟信号生成掩码图案，因此掩码图案具有关于该组写入时钟信号的第二时序对准。写入数据转换器可以被配置为基于并行数据和掩码图案生成有效数据。
[0005]在实施例中本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：第一串并转换器，所述第一串并转换器被配置为将串行数据转换为具有关于一组写入时钟信号的第一时序对准的并行数据；第二串并转换器，所述第二串并转换器被配置为生成具有关于所述一组写入时钟信号的第二时序对准的掩码图案；以及写入数据转换器，所述写入数据转换器耦合到所述第一串并转换器和所述第二串并转换器，所述写入数据转换器被配置为基于所述并行数据和所述掩码图案生成有效数据。2.根据权利要求1所述的半导体器件，其中，所述第一时序对准和所述第二时序对准允许所述掩码图案与所述并行数据时间对准。3.根据权利要求1所述的半导体器件，其中，所述第一串并转换器和所述第二串并转换器被配置为具有相同电路结构。4.根据权利要求3所述的半导体器件，其中，所述相同电路结构包括：采样级，所述采样级被配置为基于数据选通信号对携带所述串行数据的数据输入进行采样；第一移位级，所述第一移位级包括级联移位寄存器路径，所述级联移位寄存器路径被配置为基于第一写入时钟信号使采样的串行数据移位并且生成中间并行数据；第二移位级，所述第二移位级包括并行级联移位寄存器路径，以基于第二写入时钟信号使所述中间并行数据移位并且生成所述并行数据；以及输出级，所述输出级被配置为基于第三写入时钟信号输出所述并行数据。5.根据权利要求1所述的半导体器件，其中，所述第二串并转换器被配置为具有与所述第一串并转换器匹配的时序特征。6.根据权利要求5所述的半导体器件，其中，所述第二串并转换器被配置为具有与所述第一串并转换器匹配的晶体管延迟。7.根据权利要求5所述的半导体器件，其中，所述第二串并转换器被配置为具有与所述第一串并转换器匹配的线延迟。8.根据权利要求1所述的半导体器件，还包括：时钟发生器，所述时钟发生器耦合到所述第一串并转换器和所述第二串并转换器，所述时钟发生器被配置为基于数据选通信号生成所述一组写入时钟信号。9.根据权利要求8所述的半导体器件，其中，所述时钟发生器被配置为基于地址信号的三个最低有效位来输出具有时序图案的所述一组写入时钟信号，所述时序图案用于控制所述并行数据的加载时间。10.根据权利要求9所述的半导体器件，其中，所述时钟发生器包括：时钟分频器，所述时钟分频器被配置为生成具有从所述数据选通信号分频的频率的多个分频的时钟信号；以及时序控制电路，所述时序控制电路耦合到所述时钟分频...

【专利技术属性】
技术研发人员：邓春菲，杨诗洋，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：