存储器、电路、系统、设备及写入方法技术方案

本申请提出一种存储器、电路、系统、设备及写入方法，该存储器电路系统，包括：呈矩阵排列的多个存储电路，每个存储电路的输入端均分别连接字线、位线、控制栅线以及片选信号线；写放大器电路，其输入端与译码器电路连接，输出端分别与位线和片选信号线连接；控制线产生电路，其输入端与译码器电路连接，输出端分别与字线和控制栅线连接；译码器电路，记载和向写放大器电路或控制线产生电路传输地址信息；综合控制电路，向写放大器电路和控制线产生电路传输控制信号，与译码器电路共同控制字线、位线、控制栅线以及片选信号线，使存储电路连续多次执行写入操作。本申请可以直接写入，无需在写入前进行擦除，从而提高写入速度和EEPROM的存储空间利用率。的存储空间利用率。的存储空间利用率。

【技术实现步骤摘要】
存储器、电路、系统、设备及写入方法


[0001]本申请属于存储器
，具体涉及一种存储器、电路、系统、设备及写入方法。

技术介绍

[0002]EEPROM（Electrically Erasable Programmable read only memory）通常是指带电可擦可编程的只读存储器，由于其具有用户可更改，电信号可擦可编程，并且掉电后数据不丢失等优点，往往被应用于芯片中，以储存大量重要数据。在芯片正常工作过程中，EEPROM会被多次读取、擦除与写入，且读取、擦除或者写入EEPROM的时间长短都会影响芯片执行指令的时间长短。
[0003]目前，现有的EEPROM的写入过程大多是：每次进行写入之前，先把整页的数据读出，并写入缓存，再进行页擦（也可进行字节擦除或块擦除），然后按Byte写入数据。如此，EEPROM的整体写入过程比较繁琐，且写入速度较慢，且会导致EEPROM存储空间利用率降低。
[0004]因此，现亟需一种存储器、电路、系统、设备及写入方法，以提高写入速度和EEPROM的存储空间的利用率。
专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器电路系统，其特征在于，包括：呈矩阵排列的多个存储电路，每个所述存储电路的输入端均分别连接字线、位线、控制栅线以及片选信号线，并在所述字线表征当前的译码地址和外部输入的地址一致、所述片选信号线表征采用当前的存储器电路进行存储，且所述位线和所述控制栅线之间具有压差时执行写入操作；写放大器电路，其输入端与译码器电路连接，输出端分别与所述位线和所述片选信号线连接；控制线产生电路，其输入端与译码器电路连接，输出端分别与所述字线和所述控制栅线连接；译码器电路，用于记载和向所述写放大器电路或所述控制线产生电路传输地址信息；所述地址信息包括当前译码地址和外部输入地址；综合控制电路，用于向所述写放大器电路和所述控制线产生电路传输控制信号，以与所述译码器电路共同控制所述字线、所述位线、所述控制栅线以及所述片选信号线，使所述存储电路连续多次执行写入操作。2.根据权利要求1所述的存储器电路系统，其特征在于，每个所述存储电路存储一个比特数据，且每个所述存储电路均包括：依次连接的选通晶体管、存储浮栅管以及控制晶体管；所述选通晶体管的栅极连接字线，所述控制晶体管的栅极与片选信号线连接，所述控制晶体管的源极和漏极分别与所述控制栅线和所述存储浮栅管的栅极连接，所述存储浮栅管的源极和漏极中的一者与位线连接。3.根据权利要求2所述的存储器电路系统，其特征在于，所述选通晶体管为第一NMOS晶体管，所述存储浮栅管为第二NMOS晶体管，所述控制晶体管为第一PMOS晶体管；当所述片选信号线和所述位线为第一驱动电压，所述字线和所述控制栅线为第二驱动电压时，所述存储电路执行写1的过程；当所述片选信号线和所述控制栅线为所述第一驱动电压，所述字线和所述位线为所述第二驱动电压时，所述存储电路执行写0的过程；所述第一驱动电压小于所述第二驱动电压。4.根据权利要求1所述的存储器电路系统，其特征在于，所述写放大器电路包括并列的第一锁存器电路和第二锁存器电路，其中：所述第一锁存器电路和所述第二锁存器电路的输入端分别与所述综合控制电路连接，所述第一锁存器电路的输出端与所述位线连接；所述第二锁存器电路的输入端与译码器电路的列译码器电路连接，输出端与所述片选信号线连接，用于锁存所述列译码器电路输出的地址信息，并通过所述片选信号线将所述地址信息发送至所述存储电路。5.根据权利要求4所述的存储器电路系统，其特征在于，所述写放大器电路还包括数据输入子电路和设置在所述数据输入子电路上的第一锁存控制晶体管，所述数据输入子电路用于接收和传输外部输入数据；所述控制信号包括第一写使能信号，所述第一锁存控制晶体管接收到所述第一写使能信号后，能够将自所述数据输入子电路传输的所述外部输入数据锁存至所述第一锁存器电路。
6.根据权利要求5所述的存储器电路系统，其特征在于，所述写放大器电路还包括第二锁存控制晶体管，所述第二锁存控制晶体管设置在所述第一锁存器电路的输出端，并与所述位线连接；所述控制信号还包括第二写使能信号，所述第二锁存控制晶体管接收到所述第二写使能信号后，能够将所述第一锁存器电路锁存的数据输入所述存储电路。7.根据权利要求6所述的存储器电路系统，其特征在于，所述写放大器电路还包括第三锁存控制晶体管，所述第三锁存控制晶体管设置在所述第一锁存器电路的输入端；所述控制信号还包括刷新使能信号，所述第三锁存控制晶体管接收到所述刷新使能信号后，能够使所述第一锁存器电路锁存的数据进行刷新。8.根据权利要求7所述的存储器电路系统，其特征在于，所述第二锁存器电路为或非门电路，其输入端分别与所述列译码器电路的输出端、所述第一锁存控制晶体管以及所述第三锁存控制晶体管连接。9.根据权利要求7所述的存储器电路系统，其特征在于，所述写放大器电路还包括第三锁存器电路，所述第三锁存器电路的输入端与所述第二锁存器电路的输出端连接，所述第三锁存器电路的输出端与所述片选信号线连接，用于锁存和传输片选信号，所述片选信号用于表征是否采用当前的存储器电路进行存储。10.根据权利要求9所述的存储器电路系统，其特征在于，所述写放大器电路还包括第一传输门电路，所述第一传输门电路设置在所述第二锁存器电路和所述第三锁存器电路之间，且所述第一传输门电路与所述第二锁存器电路之间设有非门电路，用于在接收到所述综合控制电路发送的第一传输信号后，将所述第二锁存器电路锁存的地址信息经所述第三锁存器电路传输至所述存储电路。11.根据权利要求10所述的存储器电路系统，其特征在于，所述控制线产生电路的输入端与所述译码器电路的行译码器电路连接，输出端分别与所述字线和控制栅线连接，用于生成并传输字线信号和控制栅线信号；其中，所述行译码器电路为与非门电路；所述字线信号用于表征...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：浙江地芯引力科技有限公司，
类型：发明
国别省市：