集成芯片制造技术

本发明专利技术一些实施例关于集成芯片，其包括下侧内连线介电层，配置于基板上。内连线线路，配置于下侧内连线介电层上；以及第一内连线介电层，配置于内连线线路的外侧侧壁周围。含石墨烯的保护衬垫层，直接配置于内连线线路的外侧侧壁与内连线线路的上表面上。集成芯片还包括第一蚀刻停止层，直接配置于第一内连线介电层的上表面上；以及第二内连线介电层，配置于第一内连线介电层与内连线线路上。此外，内连线通孔延伸穿过第二内连线介电层、直接配置于保护衬垫层上、并电性耦接至内连线线路。并电性耦接至内连线线路。并电性耦接至内连线线路。

【技术实现步骤摘要】
集成芯片


[0001]本专利技术实施例一般涉及集成芯片，更特别地涉及形成内连线通孔于内连线线路上的方法。

技术介绍

[0002]随着半导体集成芯片的结构尺寸缩小，形成集成芯片的单元密度增加，且单元之间的空间减少。这些空间减少受限于光刻的光绕射、对准光罩、隔离与装置效能等因素。随着任两个相邻的导电结构之间的距离缩小，电容增加而加大能号与时间延迟。因此研究制造技术与装置设计以减少集成芯片尺寸，并维持或改善集成芯片的效能。

技术实现思路

[0003]本专利技术一些实施例关于集成芯片，其包括下侧内连线介电层，配置于基板上；内连线线路，配置于下侧内连线介电层上；第一内连线介电层，配置于内连线线路的外侧侧壁周围；保护衬垫层，直接配置于内连线线路的外侧侧壁与内连线线路的上表面上；第一蚀刻停止层，直接配置于第一内连线介电层的上表面上；第二内连线介电层，配置于第一内连线介电层与内连线线路上；以及内连线通孔，延伸穿过第二内连线介电层、直接配置于保护衬垫层上、并电性耦接至内连线线路，其中保护衬垫层包括石墨烯。
[0004]本专利技术其他实施例关于集成芯片，其包括：内连线线路，配置于基板上；第一内连线介电层，横向围绕内连线线路；保护衬垫层，配置于内连线线路的上表面上并分隔内连线线路与第一内连线介电层；第一蚀刻停止层，配置于第一内连线介电层上并直接接触第一内连线介电层；第二蚀刻停止层，配置于保护衬垫层与第一蚀刻停止层上，并直接接触保护衬垫层与第一蚀刻停止层；第二内连线介电层，配置于第二蚀刻停止层上；以及内连线通孔，延伸穿过第二内连线介电层与第二蚀刻停止层，以电性接触内连线线路。
[0005]本专利技术又一实施例关于集成芯片的形成方法，其包括：形成导电层于基板上；移除导电层的部分以形成内连线线路于基板上；形成保护衬垫层于内连线线路的外侧表面上；形成第一内连线介电层于内连线线路周围；选择性地形成第一蚀刻停止层于第一内连线介电层上，而不形成第一蚀刻停止层于保护衬垫层上；形成第二内连线介电层于第一蚀刻停止层与保护衬垫层上；进行图案化与移除工艺，以形成空洞于直接配置于内连线线路上的第二内连线介电层中；以及将导电材料填入空洞以形成耦接至内连线线路的内连线通孔。
附图说明
[0006]图1是一些实施例中，具有保护衬垫层所覆盖的内连线线路与未延伸低于保护衬垫层的上方内连线通孔的集成芯片的剖视图。
[0007]图2及图3是一些其他实施例中，具有保护衬垫层所覆盖的内连线线路与未延伸低于保护衬垫层的上方内连线通孔的集成芯片的剖视图。
[0008]图4是一些其他实施例中，保护层所覆盖且耦接至下方半导体装置的内连线线路
的剖视图。
[0009]图5至图13、图14A、图14B、及图15是一些实施例中，具有保护衬垫层所覆盖的内连线线路的集成芯片的形成方法的剖视图，其中保护衬垫层有助于避免上方内连线通孔低于内连线线路的最顶部表面。
[0010]图16是一些实施例中，对应图5至图13、图14A、图14B、及图15的方法的流程图。
[0011]附图标记说明：
[0012]d1：第一距离
[0013]d2：第二距离
[0014]h1：第一高度
[0015]h2：第二高度
[0016]100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400A、1400B、1500：剖视图
[0017]102：基板
[0018]104：内连线结构
[0019]106：下侧内连线通孔
[0020]108：下侧内连线介电层
[0021]110：第一阻障层
[0022]112：内连线线路
[0023]114：第一内连线介电层
[0024]114t、116t：最顶部表面
[0025]116：保护衬垫层
[0026]118：气体间隔物结构
[0027]120：第一蚀刻停止层
[0028]122：第二蚀刻停止层
[0029]124：第二内连线介电层
[0030]124L：下侧部分
[0031]124U：上侧部分
[0032]126：内连线通孔
[0033]128：第二阻障层
[0034]130：第三阻障层
[0035]202：上侧内连线线路
[0036]204：第一线路
[0037]302：第二线路
[0038]402：半导体装置
[0039]404：源极/漏极区
[0040]406：栅极
[0041]408：栅极介电层
[0042]502：第一连续阻障层
[0043]504：导电层
[0044]602：第一遮罩结构
[0045]602p：部分
[0046]1102：第二遮罩结构
[0047]1104：第一开口
[0048]1106：第三蚀刻停止层
[0049]1204：第一空洞
[0050]1302：第三遮罩结构
[0051]1304：第二开口
[0052]1306：第二空洞
[0053]1600：方法
[0054]1602、1604、1606、1608、1610、1612、1614、1616：步骤
具体实施方式
[0055]下述详细描述可搭配附图说明，以利理解本专利技术的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
[0056]下述内容提供的不同实施例或例子可实施本专利技术实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本专利技术。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本专利技术的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
[0057]此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。设备亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
[0058]集成芯片可包含多个半导体装置(如晶体管、电感、电容器、或类似物)及/或存储器装置位于半导体基板之上及/或之中。内连线结构可位于半导体基板上，并耦接至半导体装置。内连线结构可包含导电的内连线层，其具有内连线线路与内连线通孔于内连线介电结构中。内连线线路及/或内连线通孔可提供位于半导体基板之中及/或之上的不同半导体装置之间的电性路径。随着集成芯片的尺寸缩小，可形成气体间隔物结构于内连线介电结构之中与相邻的导电结构之间，以降低内连线介电结构的介电常数，进而减少两个相邻的导电结构之间的电容。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成芯片，包括：一下侧内连线介电层，配置于一基板上；一内连线线路，配置于该下侧内连线介电层上；一第一内连线介电层，配置于该内连线线路的外侧侧壁周围；一保护衬垫层，直接配置于该内连线线路的外侧侧壁与该内连线线路的上表面上；一第一蚀刻停止层...

【专利技术属性】
技术研发人员：杨士亿，詹佑晨，卢孟珮，黄心岩，李明翰，眭晓林，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：