铜CMP的工艺控制方法技术

本发明专利技术公开了一种铜CMP的工艺控制方法，包括：步骤一、对第一介质层进行刻蚀形成沟槽；步骤二、测量位于沟槽底部的第一介质层的剩余厚度；步骤三、形成铜层将沟槽完全填充并延伸到沟槽外的第一介质层的表面；步骤四、进行铜CMP将沟槽外的铜层去除并由填充于沟槽中的所述铜层组成铜线；铜CMP的研磨时间还根据步骤二中测量的第一介质层的剩余厚度进行调整，以使铜线的厚度达到第一目标值。本发明专利技术能消除铜CMP之前的介质层刻蚀工艺对铜线厚度的不利影响并从而能提高产品良率。响并从而能提高产品良率。响并从而能提高产品良率。

【技术实现步骤摘要】
铜CMP的工艺控制方法


[0001]本专利技术涉及一种半导体集成电路的制造方法，特别是涉及一种铜化学机械研磨(CMP)的工艺控制方法。

技术介绍

[0002]在半导体集成电路制造中，铜线的形成工艺往往需要采用大马士革工艺，大马士革工艺是先形成沟槽，之后再填充铜层，之后在进行铜CMP将沟槽外的铜层去除并将沟槽内的铜层研磨到所需的厚度并形成铜线。所以在大马士革工艺中往往需要采用铜CMP。
[0003]如图1所示，是现有化学机械研磨设备的结构示意图，现有CMP设备包括底盘装置即研磨台101，研磨台101会在旋转装置的带动下旋转，图1中用旋转线表示所述研磨台101会旋转。
[0004]在研磨台101上设置有研磨垫102。
[0005]晶圆(wafer)103会固定在研磨头104上，研磨头104也会旋转，且研磨头104还具有能施加压力的装置，使得晶圆103会和研磨垫102压在一起。
[0006]包括了研磨颗粒和研磨浆料(Slurry)的研磨液106会从研磨液管输送到研磨液碰嘴105上并通过研磨液碰嘴105流动到研磨垫102上。
[0007]研磨时，研磨头104会将晶圆104和研磨垫102接触并施加压力以及转动，之后实现对晶圆104膜层的研磨。研磨过程中，研磨液106主要是用于增加各种晶圆103如硅片的表面物质和水的氢键结合能力，增加被研磨物质和研磨垫的分子亲和力，同时研磨颗粒也会带走研磨下来的物质颗粒。
[0008]钻石盘107上设置有钻石108，钻石盘107也能进行选择；砖石盘107能在研磨垫102上扫动，从而清除研磨垫102上的研磨残留物并时研磨垫102的表面保持粗糙。
[0009]在铜CMP中，由于铜CMP之前包括进行沟槽刻蚀的工艺即前层刻蚀，前层刻蚀后沟槽底部剩余介质层的厚度会影响铜CMP后铜线的厚度，最后会影响器件的电阻率(Rs)电性参数，从而影响产品良率。

技术实现思路

[0010]本专利技术所要解决的技术问题是提供一种铜CMP的工艺控制方法，能消除铜CMP之前的介质层刻蚀工艺对铜线厚度的不利影响并从而能提高产品良率。
[0011]为解决上述技术问题，本专利技术提供的铜CMP的工艺控制方法包括如下步骤：
[0012]步骤一、提供第一介质层，对所述第一介质层进行刻蚀形成沟槽，所述沟槽位于铜线形成区域中。
[0013]步骤二、测量位于所述沟槽底部的所述第一介质层的剩余厚度。
[0014]步骤三、形成铜层，所述铜层将所述沟槽完全填充并延伸到所述沟槽外的所述第一介质层的表面。
[0015]步骤四、进行铜CMP，所述铜CMP将所述沟槽外的所述铜层去除以及将所述沟槽内
的所述铜层的顶部表面和所述沟槽外的所述第一介质层的顶部表面相平，由填充于所述沟槽中的所述铜层组成所述铜线；所述铜CMP的研磨时间还根据步骤二中测量的所述第一介质层的剩余厚度进行调整，以使所述铜线的厚度达到第一目标值。
[0016]进一步的改进是，步骤四中，所述铜CMP的研磨时间的调整值和所述第一介质层的剩余厚度的关系为：
[0017][0018]其中，ΔT表示所述铜CMP的研磨时间的调整值，Rox表示所述第一介质层的剩余厚度，TARGET2所述第一介质层的剩余厚度的第二目标值，RR表示所述铜CMP的研磨速率。
[0019]进一步的改进是，所述铜CMP的研磨时间为所述铜CMP的研磨时间的初始设定值减去调整值。
[0020]进一步的改进是，所述铜CMP的研磨时间的初始设定值为最近多次所述铜CMP中使所述铜线的厚度达到所述第一目标值所需要的研磨时间的平均值。
[0021]进一步的改进是，RR取上一次铜CMP的研磨速率的最大值。
[0022]进一步的改进是，所述第一介质层为形成于半导体衬底上的层间膜。
[0023]进一步的改进是，步骤一中还同时形成通孔开口，所述通孔开口完全穿过所述第一介质层并将底层金属线表面露出；
[0024]步骤三中，所述铜层将所述通孔开口完成填充并形成所述通孔。
[0025]进一步的改进是，所述底层金属线形成于底层层间膜中。
[0026]进一步的改进是，所述半导体衬底和所述第一介质层之前包括一层以上的所述底层层间膜和所述底层金属线，各所述底层金属线之间通过底层通孔连接。
[0027]进一步的改进是，所述底层金属线的材料包括铜，铜材料组成的所述底层金属线的铜CMP的工艺控制步骤和所述铜线的铜CMP的工艺控制步骤相同。
[0028]进一步的改进是，所述半导体衬底包括硅衬底。
[0029]进一步的改进是，所述第一介质层的材料包括低介电常数层。
[0030]进一步的改进是，所述底层层间膜的材料包括低介电常数层。
[0031]进一步的改进是，所述低介电常数层包括SiCOH。
[0032]进一步的改进是，在所述第一介质层和下一层的所述底层层间膜之间还间隔有SiCN层。
[0033]进一步的改进是，步骤二完成后将所述第一介质层的剩余厚度直接计算所述铜CMP的研磨时间的调整值，之后将所述铜CMP的研磨时间的调整值导入到跑货(R2R)系统，然后所述跑货系统将所述铜CMP的研磨时间的调整值反馈到所述铜CMP的研磨机台实现对所述铜CMP的研磨时间的自动调整。
[0034]进一步的改进是，步骤二完成后将所述第一介质层的剩余厚度直接计算所述铜CMP的研磨时间的调整值，之后直接在所述铜CMP的研磨机台上通过手动方式对所述铜CMP的研磨时间的进行调整。
[0035]在铜CMP中，铜CMP和之前的介质层刻蚀工艺具有关联性，也即铜CMP之前的介质层刻蚀工艺即前层刻蚀工艺会影响到铜CMP，本专利技术通过在第一介质层刻蚀之后测量沟槽底部的第一介质层的剩余厚度并根据第一介质层的剩余厚度来调整铜CMP的研磨时间，从而
能使铜CMP后铜线的厚度保持为目标值即第一目标值，所以，本专利技术能消除铜CMP之前的介质层刻蚀工艺对铜线厚度的不利影响，最后能使器件的电阻率保持稳定，并从而能提高产品良率。
附图说明
[0036]下面结合附图和具体实施方式对本专利技术作进一步详细的说明：
[0037]图1是现有化学机械研磨设备的结构示意图；
[0038]图2是本专利技术实施例铜CMP的工艺控制方法的流程图；
[0039]图3A
‑
图3D是本专利技术实施例铜CMP的工艺控制方法各步骤中的器件结构示意图。
具体实施方式
[0040]如图2所示，是本专利技术实施例铜CMP的工艺控制方法的流程图；如图3A至图3D所示，是本专利技术实施例铜CMP的工艺控制方法各步骤中的器件结构示意图；本专利技术实施例铜CMP的工艺控制方法包括如下步骤：
[0041]步骤一、如图3A所示，提供第一介质层204。所述第一介质层204的顶部表面用标记2041标出。
[0042]如图3B所示，对所述第一介质层204进行刻蚀形成沟槽205，所述沟槽205本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种铜CMP的工艺控制方法，其特征在于，包括如下步骤：步骤一、提供第一介质层，对所述第一介质层进行刻蚀形成沟槽，所述沟槽位于铜线形成区域中；步骤二、测量位于所述沟槽底部的所述第一介质层的剩余厚度；步骤三、形成铜层，所述铜层将所述沟槽完全填充并延伸到所述沟槽外的所述第一介质层的表面；步骤四、进行铜CMP，所述铜CMP将所述沟槽外的所述铜层去除以及将所述沟槽内的所述铜层的顶部表面和所述沟槽外的所述第一介质层的顶部表面相平，由填充于所述沟槽中的所述铜层组成所述铜线；所述铜CMP的研磨时间还根据步骤二中测量的所述第一介质层的剩余厚度进行调整，以使所述铜线的厚度达到第一目标值。2.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：步骤四中，所述铜CMP的研磨时间的调整值和所述第一介质层的剩余厚度的关系为：其中，ΔT表示所述铜CMP的研磨时间的调整值，Rox表示所述第一介质层的剩余厚度，TARGET2所述第一介质层的剩余厚度的第二目标值，RR表示所述铜CMP的研磨速率。3.如权利要求2所述的铜CMP的工艺控制方法，其特征在于：所述铜CMP的研磨时间为所述铜CMP的研磨时间的初始设定值减去调整值。4.如权利要求3所述的铜CMP的工艺控制方法，其特征在于：所述铜CMP的研磨时间的初始设定值为最近多次所述铜CMP中使所述铜线的厚度达到所述第一目标值所需要的研磨时间的平均值。5.如权利要求2所述的铜CMP的工艺控制方法，其特征在于：RR取上一次铜CMP的研磨速率的最大值。6.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：所述第一介质层为形成于半导体衬底上的层间膜。7.如权利要求6所述的铜CMP的工艺控制方法，其特征在于：步骤一中还同时形成通孔开口，所述通孔开口完全穿过所述第一介质层并将底层金属线表面露出；步骤三中，所述铜层...

【专利技术属性】
技术研发人员：黄景山，裴雷洪，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：