存储器器件及其制造方法技术

存储器器件包括：金属互连结构，嵌入在位于衬底的顶面上面的介电材料层内；薄膜晶体管，嵌入在选自介电材料层的第一介电材料层中，并且与衬底的顶面垂直间隔开；以及铁电存储器单元，嵌入在介电材料层内。铁电存储器单元的第一节点通过金属互连结构的位于衬底的顶面之上并且与衬底的顶面垂直间隔开的子集电连接至薄膜晶体管的节点。本申请的实施例还涉及制造存储器器件的方法。涉及制造存储器器件的方法。涉及制造存储器器件的方法。

【技术实现步骤摘要】
存储器器件及其制造方法


[0001]本申请的实施例涉及存储器器件及其制造方法。

技术介绍

[0002]半导体器件中的器件密度通常受限于缩放半导体器件尺寸的能力。在半导体工业中，一直希望增加集成电路的面密度。为此，单个晶体管变得越来越小。但是，单个晶体管可以做的更小的速率正在减慢。将外围晶体管从制造的前段制程(FEOL)移至后段制程(BEOL)可能是有利的，因为可以在BEOL中添加功能，同时可以在FEOL中获得宝贵的芯片区域。由氧化物半导体制成的薄膜晶体管(TFT)是用于BEOL集成的有吸引力的选择，因为TFT可以在低温下处理，因此不会损坏先前制造的器件。

技术实现思路

[0003]本申请的一些实施例提供了一种存储器器件，包括：金属互连结构，嵌入在位于衬底的顶面上面的介电材料层内；薄膜晶体管，嵌入在选自所述介电材料层的第一介电材料层中，并且与所述衬底的顶面垂直间隔开；以及铁电存储器单元，嵌入在所述介电材料层中，其中，所述铁电存储器单元的第一节点通过所述金属互连结构的位于所述衬底的顶面之上并且与所述衬底的顶面垂直间隔开的子集电连接至所述薄膜晶体管的节点。
[0004]本申请的另一些实施例提供了一种存储器器件，包括：金属互连结构，嵌入在位于衬底上面的介电材料层内；薄膜晶体管的阵列，嵌入在选自介电材料层的第一介电材料层内；以及铁电存储器单元的阵列，嵌入在选自所述介电材料层的第二介电材料层内，所述第二介电材料层与所述第一介电材料层相同或不同，其中，所述铁电存储器单元的阵列内的每个铁电存储器单元包括：柱结构，包含包括第一电极的层堆叠件；铁电介电材料层，接触所述第一电极的顶面；和第二电极，接触所述铁电介电材料层的顶面；以及其中，每个铁电存储器单元包括：第一节点，通过所述金属互连结构的相应子集电连接至用作访问晶体管的相应薄膜晶体管的节点。
[0005]本申请的又一些实施例提供了一种制造存储器器件的方法，包括：在衬底上方形成嵌入在至少一个下层级介电材料层内的第一金属互连结构；在所述下层级介电材料层上方形成薄膜晶体管；在形成所述薄膜晶体管之前或之后，在所述至少一个下层级介电材料层上方形成铁电存储器单元，其中，所述铁电存储器单元形成在所述薄膜晶体管的层级下面、之上或形成在与所述薄膜晶体管的层级相同的层级处；以及在所述薄膜晶体管或所述铁电存储器单元上方形成第二金属互连结构，其中，所述第二金属互连结构的子集将所述铁电存储器单元的第一节点电连接至所述薄膜晶体管的节点。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的
尺寸可以任意地增大或减小。
[0007]图1是根据本专利技术的实施例的在形成互补金属氧化物半导体(CMOS)晶体管、形成在下层级介电材料层中的第一金属互连结构和隔离介电层之后的示例性结构的垂直截面图。
[0008]图2是根据本专利技术实施例的在形成薄膜晶体管栅电极之后的示例性结构的垂直截面图。
[0009]图3是根据本专利技术实施例的在形成薄膜晶体管栅极介电层之后的示例性结构的垂直截面图。
[0010]图4是根据本专利技术的实施例的在形成半导体金属氧化物层之后的示例性结构的垂直截面图。
[0011]图5是根据本专利技术实施例的在形成源极接触结构和漏极接触结构之后的示例性结构的垂直截面图。
[0012]图6是根据本专利技术的实施例的在形成TFT层级介电材料层、TFT层级金属互连结构、介电覆盖层和连接通孔层级介电材料层之后的示例性结构的垂直截面图。
[0013]图7是根据本专利技术实施例的在形成连接通孔结构的阵列之后的示例性结构的垂直截面图。
[0014]图8是根据本专利技术实施例的在形成第一电极材料层、铁电介电材料层和第二电极材料层之后的示例性结构的垂直截面图。
[0015]图9是根据本专利技术实施例的在形成铁电存储器单元的二维阵列之后的示例性结构的垂直截面图。
[0016]图10是根据本专利技术实施例的在形成存储器层级介电材料层和存储器层级金属互连结构之后的示例性结构的垂直截面图。
[0017]图11是根据本专利技术实施例的示例性结构的第一可选配置的垂直截面图。
[0018]图12是根据本专利技术实施例的示例性结构的第二可选配置的垂直截面图。
[0019]图13是根据本专利技术实施例的示例性结构的第三可选配置的垂直截面图。
[0020]图14是根据本专利技术实施例的示例性结构的第四可选配置的垂直截面图。
[0021]图15是根据本专利技术实施例的示例性结构的第五可选配置的垂直截面图。
[0022]图16是根据本专利技术实施例的示例性结构的第六可选配置的垂直截面图。
[0023]图17是示出用于制造本专利技术的半导体器件的一般处理步骤的流程图。
具体实施方式
[0024]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0025]此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应解释。具有相同参考标号的元件指的是相同的元件，并且认为具有相同的材料成分和相同的厚度范围，除非另有明确说明。
[0026]铁电材料是当外部电场为零时可能具有自发非零电极化(即，非零总电偶极矩)的材料。自发极化可以由在相反方向上施加的强外部电场来逆转。极化不仅取决于测量时的外部电场，而且取决于外部电场的历史，因此具有磁滞回线。电极化的最大值称为饱和极化。在不再施加引起饱和极化的外部电场(即，关闭)之后剩余的电极化被为剩余极化。需要在剩余极化的相反方向上施加以实现零极化的电场的大小称为矫顽电场。为了形成存储器器件，通常期望具有高剩余极化和高矫顽场。高剩余极化可能会增加电信号的大小。高矫顽场使存储器器件在由噪声级电场和干扰引起的干扰下更稳定。
[0027]通常，本专利技术的结构和方法可以用于形成包括至少一个铁电存储器单元的铁电存储器器件，该至少一个铁电存储器单元连接至嵌入在后段制程(BEOL)金属互连层级中的至少一个薄膜本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括：金属互连结构，嵌入在位于衬底的顶面上面的介电材料层内；薄膜晶体管，嵌入在选自所述介电材料层的第一介电材料层中，并且与所述衬底的顶面垂直间隔开；以及铁电存储器单元，嵌入在所述介电材料层中，其中，所述铁电存储器单元的第一节点通过所述金属互连结构的位于所述衬底的顶面之上并且与所述衬底的顶面垂直间隔开的子集电连接至所述薄膜晶体管的节点。2.根据权利要求1所述的存储器器件，还包括：场效应晶体管，包括包含所述衬底的部分的半导体沟道，其中，所述铁电存储器单元的第二节点电连接至所述场效应晶体管的节点。3.根据权利要求2所述的存储器器件，其中：所述衬底包括单晶半导体材料；以及所述薄膜晶体管包括多晶半导体金属氧化物材料作为沟道材料。4.根据权利要求2所述的存储器器件，其中：所述铁电存储器单元包括层堆叠件，所述层堆叠件包括第一电极、铁电介电材料层和第二电极；所述第一电极和所述第二电极中的一个包括所述铁电存储器单元的电连接至所述薄膜晶体管的节点的所述第一节点；以及所述第一电极和所述第二电极中的另一个包括所述铁电存储器单元的电连接至所述场效应晶体管的节点的所述第二节点。5.根据权利要求4所述的存储器器件，还包括：编程控制电路，配置为控制所述薄膜晶体管和所述场效应晶体管的栅极电压，并且配置为提供：第一编程脉冲，其将所述铁电介电材料层编程为第一极化状态，其中所述铁电介电材料层中的电极化指向所述第一电极；以及第二编程脉冲，其将所述铁电介电材料层编程为第二极化状态，其中所述铁电介电材料层中的电极化指向所述第二电极。6.根据权利要求4所述的存储器器件，其中：所述薄膜晶体管的所述节点包括所述薄膜晶体管的源极区域或漏极区域；以及所述场效应晶体管的所述节点包括所述场效应晶体管的源极区域或漏极区域。7.根据...

【专利技术属性】
技术研发人员：杨柏峰，马礼修，杨世海，贾汉中，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：