半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种可实现更加小型化及高集成化的半导体存储装置。实施方式的半导体存储装置具有多个第1配线层、半导体层、第1电荷储存部、导电部及连接部。多个第1配线层分别在第1方向上延伸，且设置在与第1方向交叉的第2方向上。半导体层在第2方向上延伸，且对于多个第1配线层在与第1方向及第2方向交叉的第3方向上面向而设。第1电荷储存部设置在第1配线与半导体层之间。导电部在第2方向上延伸，且设置在相对于半导体层与第1电荷储存部为相反侧。连接部的一端与半导体层相接，另一端与导电部相接。端与导电部相接。端与导电部相接。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请][0002]本申请享有以日本专利申请2020-41758号(申请日：2020年3月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知有单元构造体呈三维积层而成的半导体存储装置。这种半导体存储装置被要求更加小型化及高集成化。

技术实现思路

[0005]本专利技术的实施方式提供一种可实现更加小型化及高集成化的半导体存储装置。
[0006]实施方式的半导体存储装置具有多个第1配线层、半导体层、第1电荷储存部、导电部及连接部。多个第1配线层分别在第1方向上延伸，且设置在与第1方向交叉的第2方向上。半导体层在第2方向上延伸，且对于多个第1配线层于与第1方向及第2方向交叉的第3方向上面向而设。第1电荷储存部设置在第1配线与半导体层的间。导电部在第2方向上延伸，且设置在相对于半导体层与第1电荷储存部为相反侧。连接部的一端与半导体层相接，另一端与导电部相接。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的放大剖视图。
[0008]图2是与图1的
Ⅱ-Ⅱ
线对应的剖视图。
[0009]图3是与图2的
Ⅲ-Ⅲ
线对应的剖视图。
[0010]图4是表示与图3对应的截面的半导体存储装置的步骤图。
[0011]图5是表示与图3对应的截面的半导体存储装置的步骤图。r/>[0012]图6是表示与图3对应的截面的半导体存储装置的步骤图。
[0013]图7是表示与图3对应的截面的半导体存储装置的步骤图。
[0014]图8是表示与图3对应的截面的半导体存储装置的步骤图。
[0015]图9是表示与图3对应的截面的半导体存储装置的步骤图。
[0016]图10是表示与图3对应的截面的半导体存储装置的步骤图。
[0017]图11是表示与图3对应的截面的半导体存储装置的步骤图。
[0018]图12是表示与图3对应的截面的半导体存储装置的步骤图。
[0019]图13是表示与图3对应的截面的半导体存储装置的步骤图。
[0020]图14是第2实施方式的半导体存储装置中，与图3对应的剖视图。
[0021]图15是表示与图14对应的截面的半导体存储装置的步骤图。
[0022]图16是表示与图14对应的截面的半导体存储装置的步骤图。
[0023]图17是表示与图14对应的截面的半导体存储装置的步骤图。
[0024]图18是表示与图14对应的截面的半导体存储装置的步骤图。
[0025]图19是表示与图14对应的截面的半导体存储装置的步骤图。
[0026]图20是表示与图14对应的截面的半导体存储装置的步骤图。
[0027]图21是表示与图14对应的截面的半导体存储装置的步骤图。
[0028]图22是第3实施方式的半导体存储装置中，沿XY平面的剖视图。
具体实施方式
[0029]以下，参照附图说明实施方式的半导体存储装置。在以下说明中，对具有相同或类似功能的构成标注相同符号。而且，有时省略这些构成的重复说明。附图为示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等未必限于与实物相同。
[0030]本说明书中所谓“连接”并不限定于物理连接的情况，也包含电连接的情况。也就是说，所谓“连接”并不限定于将2个部件直接相接的情况，也包含在2个部件之间介存有其它部件的情况。另一方面，所谓“相接”是指直接相接。本说明书中所谓“重叠”及“面对”并不限定于2个部件直接相对，也包含在2个部件之间存在其它部件的情况。另外，所谓“重叠”及“面对”也包含2个部件各自的一部分彼此重叠或面对的情况等。另外，所谓“厚度”，方便起见，也可改称为“尺寸”。进而，所谓“相对”是指2个部件的至少一部分相互重叠。也就是说，所谓“相对”并不限定于2个部件遍及整体相互重叠，也包含2个部件的一部分彼此错开地相互重叠的情况。
[0031]另外，先对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及Y方向是沿着下述硅衬底10的表面的方向。+X方向是下述位线BL延伸的方向。-X方向是与+X方向相反的方向。在不区分+X方向与-X方向的情况下，简称为“X方向”。+Y方向及Y方向是与X方向交叉(例如正交)的方向。+Y方向是下述字线WL延伸的方向。-Y方向是与+Y方向相反的方向。在不区分+Y方向与-Y方向的情况下，简称为“Y方向”。+Z方向及Z方向是与X方向及Y方向交叉(例如正交)的方向，是硅衬底10的厚度方向。+Z方向是从硅衬底10朝向下述积层体30的方向。-Z方向是与+Z方向相反的方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。本说明书中，有时将“+Z方向”称为“上”，将
“-
Z方向”称为“下”。但是，所述表达为了方便起见，并不规定重力方向。本实施方式中，X方向为第3方向的一例，Y方向为第1方向的一例，Z方向为第2方向的一例。
[0032](第1实施方式)
[0033]图1是表示第1实施方式的半导体存储装置1的放大剖视图。
[0034]如图1所示，半导体存储装置1例如是非易失性的NAND(Not AND，与非)型闪存。半导体存储装置1包含硅衬底10、下部构造体20、积层体30、多个柱60、绝缘部70(参照图2)、上部构造体80及多个接点90。
[0035]硅衬底10是成为半导体存储装置1的基底的衬底。硅衬底10的至少一部分形成为将Z方向设为厚度方向的板状。硅衬底10例如由包含硅(Si)的半导体材料形成。本实施方式中，硅衬底10也可以将由氧化硅等形成的未图示的绝缘层、或由硅等形成的导电层积层而构成SOI(Silicon ON Insulator，绝缘体上硅)衬底。硅衬底10为衬底的一例。
[0036]下部构造体20设置在硅衬底10上。下部构造体20例如包含下绝缘膜21、多条源极线SL及上绝缘膜23。下绝缘膜21设置在硅衬底10上。多条源极线SL设置在下绝缘膜21上。多条源极线SL在X方向彼此相邻，并且分别在Y方向上延伸。上绝缘膜23设置在多条源极线SL的上方。在源极线SL与上绝缘膜23之间、及下绝缘膜21与上绝缘膜23之间，设置有未图示的绝缘部件。
[0037]积层体30设置在下部构造体20上。积层体30例如包含多个功能层31、及多个绝缘膜32(参照图3)。多个功能层31包含多个第1功能层31A、1个以上的第2功能层31B、及1个以上的第3功能层31C。
[0038]多个第1功能层31A分别在Z方向上积层。在Z方向上相邻的第1功能层31A彼此之间，设置有绝缘膜32。第1功能层31A分别例如包含多条字线WL、多个浮栅电极FG、及多个阻挡绝缘膜41。多条字线WL是设置在柱60侧方的配线。第1功能本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于具备：多个第1配线层，分别在第1方向上延伸，且设置在与所述第1方向交叉的第2方向；第1半导体层，在所述第2方向上延伸，且对于多个所述第1配线层在与所述第1方向及所述第2方向交叉的第3方向上面向而设；第1电荷储存部，设置在所述第1配线层与所述第1半导体层之间；第2半导体层，在所述第2方向上延伸，且设置在相对于所述第1半导体层与所述第1电荷储存部为相反侧；以及连接部，一端与所述第1半导体层相接，另一端与所述第2半导体层相接。2.根据权利要求1所述的半导体存储装置，其特征在于：在所述第2半导体层与所述第1半导体层之间设置有绝缘层。3.根据权利要求1所述的半导体存储装置衬底，其特征在于还具备：衬底；以及第1电极，设置在所述衬底与多个所述第1配线层中在所述第2方向上最靠近所述衬底的所述第1配线之间；且以從所述第3方向观察时所述连接部的至少一部分与所述第1电极重叠的方式，上述连接部的一端与所述第1半导体层相接。4.根据权利要求1所述的半导体存储装置，其特征在于还具备：衬底；以及第2电极，相对于多个所述第1配线层中在所述第2方向上位于最远离所述衬底的所述第1配线设置在所述衬底侧的相反侧；且以從所述第3方向观察时所述连接部的至少一部分与所述第2电极重叠的方式，上述连接部的一端与所述第1半导体层相接。5.根据权利要求1所述的半导体存储装置，其特征在于还具备：多个第2配线层...

【专利技术属性】
技术研发人员：诸冈哲，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：