半导体器件和方法技术

本申请公开了半导体器件和方法。公开了一种包括围绕功函数金属层的阻挡层的半导体器件及其形成方法。在一个实施例中，一种半导体器件包括：半导体衬底；第一沟道区域，位于半导体衬底之上；第二沟道区域，位于第一沟道区域之上；栅极电介质层，围绕第一沟道区域和第二沟道区域；功函数金属层，围绕栅极电介质层；以及阻挡层，围绕功函数金属层，围绕第一沟道区域的第一阻挡层与围绕第二沟道区域的第二阻挡层融合。挡层融合。挡层融合。

【技术实现步骤摘要】
半导体器件和方法


[0001]本公开总体涉及半导体器件及其制造方法。

技术介绍

[0002]半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
[0003]半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。

技术实现思路

[0004]根据本公开的一方面，提供了一种半导体器件，包括：半导体衬底；第一沟道区域，位于所述半导体衬底之上；第二沟道区域，位于所述第一沟道区域之上；栅极电介质层，围绕所述第一沟道区域和所述第二沟道区域；功函数金属层，围绕所述栅极电介质层；以及阻挡层，围绕所述功函数金属层，其中，围绕所述第一沟道区域的第一阻挡层与围绕所述第二沟道区域的第二阻挡层融合。
[0005]根据本公开的另一方面，提供了一种方法，包括：在半导体衬底之上形成沟道区域；形成围绕所述沟道区域的栅极电介质层；在所述栅极电介质层之上沉积功函数金属层；在所述功函数金属层之上沉积阻挡层，其中，所述阻挡层、所述功函数金属层和所述栅极电介质层填充所述半导体衬底和所述沟道区域之间的开口；以及在所述阻挡层之上沉积填充材料。
[0006]根据本公开的又一方面，提供了一种半导体衬底；第一沟道区域，位于所述半导体衬底之上并与所述半导体衬底分开；栅极电介质层，围绕所述第一沟道区域；功函数金属层，围绕所述栅极电介质层，其中，所述功函数金属层在垂直于所述半导体衬底的主表面的方向上的厚度与所述功函数金属层在平行于所述半导体衬底的主表面的方向上的厚度相等；以及阻挡层，围绕所述功函数金属层。
附图说明
[0007]在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
[0008]图1示出了根据一些实施例的三维视图中的包括纳米片场效应晶体管(NSFET)的半导体器件的示例。
[0009]图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、
图11A、图11B、图12A、图12B、图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图19A、图19B、图20A、图20B、图21A和图21B是根据一些实施例的制造半导体器件的中间阶段的截面图。
具体实施方式
[0010]下面的公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征之上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
[0011]此外，本文中可能使用了空间相关术语(例如，“下面”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
[0012]各个实施例提供了半导体器件及其形成方法，其中，在栅极电极中的功函数金属层和填充材料之间形成阻挡层。可以包括阻挡层以防止金属从沉积在第一沟道区域上的功函数金属层迁移到沉积在相邻的第二沟道区域上的高k层，并防止金属从沉积在第二沟道区域上的功函数金属层迁移到沉积在第一沟道区域上的高k层。阻挡层可以进一步防止沉积在第一沟道区域和第二沟道区域上的功函数金属层融合，这有助于确保功函数金属层的厚度在第一沟道区域和第二沟道区域的周边周围是相同的。阻挡层可以被包括在半导体器件的NMOS区域和PMOS区域两者中的栅极电极中。在一些实施例中，设置在NMOS区域中的阻挡层可以由硅、氧化硅等形成，并且设置在PMOS区域中的阻挡层可以由氮化钽、氮化钨、碳氮化钨等形成。通过防止金属在栅极堆叠(包括高k层、功函数金属层、阻挡层和填充材料)内迁移，阻挡层减少了器件缺陷并提高了器件性能。此外，由于功函数金属层在沟道区域的周边周围具有均匀的厚度，因此改善了电性能并且减少了器件缺陷。
[0013]图1示出了根据一些实施例的纳米结构(例如，纳米片、纳米线、全栅极等)场效应晶体管(NSFET)的示例。NSFET包括在衬底50(例如，半导体衬底)之上的纳米结构55。纳米结构55包括第二半导体层54A-54C，其用作纳米结构55的沟道区域。浅沟槽隔离(STI)区域58设置在衬底50中，并且纳米结构55设置在相邻的STI区域58上方并位于相邻的STI区域58之间。尽管STI区域58被描述/示出为与衬底50分开，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底或半导体衬底与STI区域的组合。
[0014]栅极电介质层100沿着纳米结构55的顶表面、侧壁和底表面，例如，在第二半导体层54A-54C中的每一个的顶表面、侧壁和底表面上，并且沿着衬底50的部分的顶表面和侧壁。栅极电极102在栅极电介质层100之上。外延源极/漏极区域92设置在纳米结构55、栅极电介质层100和栅极电极102的相反侧。图1进一步示出了在后面的附图中使用的参考横截面。横截面A-A
’
沿着栅极电极102的纵向轴线，并且在例如垂直于NSFET的外延源极/漏极区
域92之间的电流流动方向的方向上。横截面B-B
’
垂直于横截面A-A
’
，并且沿着纳米结构55的纵向轴线并在例如NSFET的外延源极/漏极区域92之间的电流流动的方向上。横截面C-C
’
平行于横截面A-A
’
，并延伸通过NSFET的外延源极/漏极区域92。为清楚起见，后续附图参考这些参考横截面。
[0015]本文讨论的一些实施例是在使用后栅极(gate-last)工艺形成的NSFET的上下文下讨论的。在其他实施例中，可以使用先栅极(gate-first)工艺。此外，一些实施例考虑了使用鳍式场效应晶体管(FinFET)、或诸如平面FET之类的平面器件的方面。
[0016]图2至图21B是根据一些实施例的制造NSF本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底；第一沟道区域，位于所述半导体衬底之上；第二沟道区域，位于所述第一沟道区域之上；栅极电介质层，围绕所述第一沟道区域和所述第二沟道区域；功函数金属层，围绕所述栅极电介质层；以及阻挡层，围绕所述功函数金属层，其中，围绕所述第一沟道区域的第一阻挡层与围绕所述第二沟道区域的第二阻挡层融合。2.根据权利要求1所述的半导体器件，其中，所述功函数金属层包括n型功函数金属层。3.根据权利要求1所述的半导体器件，其中，所述功函数金属层包括p型功函数金属层。4.根据权利要求3所述的半导体器件，其中，所述阻挡层包括硅。5.根据权利要求4所述的半导体器件，其中，所述功函数金属层包括氮化钛。6.根据权利要求3所述的半导体器件，其中，所述阻挡层包括氮化钽。7.根据权利要求6所述的半导体器件，其中，所述阻挡层包括硅。8...

【专利技术属性】
技术研发人员：李欣怡，陈智城，洪正隆，张文，徐志安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：