半导体装置制造方法及图纸

依据一实施例的半导体装置包含第一全环绕式栅极晶体管和第二全环绕式栅极晶体管。第一全环绕式栅极晶体管包含第一多个通道元件、位于第一多个通道元件上方的第一界面层、位于第一界面层上方的第一含铪介电层及位于第一含铪介电层上方的金属栅极电极层。第二全环绕式栅极晶体管包含第二多个通道元件、位于第二多个通道元件上方的第二界面层、位于第二界面层上方的第二含铪介电层及位于第二含铪介电层上方的金属栅极电极层。第一界面层的第一厚度大于第二界面层的第二厚度。第一含铪介电层的第三厚度小于第二含铪介电层的第四厚度。的第三厚度小于第二含铪介电层的第四厚度。的第三厚度小于第二含铪介电层的第四厚度。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术实施例涉及半导体技术，且特别涉及半导体装置及其形成方法。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)产业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件(或线路))缩小。此元件尺寸微缩化的工艺提供增加生产效率与降低相关费用的益处。元件尺寸微缩化也增加了加工及制造集成电路的复杂性。
[0003]举例来说，随着集成电路(IC)技术朝更小的技术节点发展，已引进多栅极装置通过增加栅极通道耦合、降低关态电流及减少短通道效应(short-channel effects，SCEs)来改善栅极控制。多栅极装置一般代表具有栅极结构或栅极结构的一部分设置于通道区的多于一面上方的装置。鳍式场效晶体管(Fin-like field effect transistors，FinFETs)和全环绕式栅极(gate-all-around，GAA)晶体管(两者也被称为非平面晶体管)为高效能且低漏电应用的已流行且有潜力的候选的多栅极装置的范例。鳍式场效晶体管具有由栅极在多于一面围绕的升高的通道(举例来说，栅极围绕从基底延伸的半导体材料的“鳍”的顶部和侧壁)。相较于平面晶体管，此配置提供通道的较佳控制以及大幅地减少短通道效应(特别来说，通过减少次临界漏电流(即在关态的鳍式场效晶体管的源极与漏极之间的耦合)来达到)。全环绕式栅极晶体管具有可部分延伸或完全延伸于通道区周围的栅极结构，以在两面或更多面上提供入口至通道区。全环绕式栅极晶体管的通道区可由纳米线、纳米片、其他纳米结构及/或其他合适的结构形成。在一些实施例中，此通道区包含垂直堆叠的多个纳米线(其水平延伸，进而提供水平定向的通道)。这种全环绕式栅极晶体管可被称为垂直堆叠水平全环绕式栅极(vertically-stacked horizontal GAA，VGAA)晶体管。
[0004]集成电路装置包含提供不同功能的晶体管，例如输入/输出(input/output，I/O)功能和核心功能。这些不同的功能要求晶体管具有不同的结构。同时，具有相似工艺和相似工艺窗口来制造这些不同的晶体管以降低成本并提高产率是有利的。虽然现有的全环绕式栅极晶体管和工艺一般来说已满足其预期目的，但是现有的全环绕式栅极晶体管和工艺在各个方面不完全令人满意。

技术实现思路

[0005]在一些实施例中，提供半导体装置，半导体装置包含第一全环绕式栅极晶体管，包含：第一多个通道元件；第一界面层，位于第一多个通道元件上方；第一含铪介电层，位于第一界面层上方；及金属栅极电极层，位于第一含铪介电层上方；以及第二全环绕式栅极晶体管，包含：第二多个通道元件；第二界面层，位于第二多个通道元件上方；第二含铪介电层，位于第二界面层上方；及金属栅极电极层，位于第二含铪介电层上方，其中第一界面层的第一厚度大于第二界面层的第二厚度，其中第一含铪介电层的第三厚度小于第二含铪介电层
的第四厚度。
[0006]在一些其他实施例中，提供半导体装置，半导体装置包含第一全环绕式栅极晶体管，位于输入/输出装置区中，第一全环绕式栅极晶体管包含：第一多个通道元件；第一界面层，位于第一多个通道元件上方；第一含氧化铪介电层，位于第一界面层上方；及第一金属栅极电极层，位于第一界面层上方；及第二全环绕式栅极晶体管，位于输入/输出装置区中，第二全环绕式栅极晶体管包含：第二多个通道元件；第一界面层，位于第二多个通道元件上方；第一含氧化铪介电层，位于第一界面层上方；及第二金属栅极电极层，位于第一界面层上方；以及第三全环绕式栅极晶体管，位于不同于输入/输出装置区的逻辑装置区中，第三全环绕式栅极晶体管包含：第三多个通道元件；第二界面层，位于第三多个通道元件上方；及第二含氧化铪介电层，位于第二界面层上方，其中第一界面层的第一厚度大于第二界面层的第二厚度，其中第一含氧化铪介电层的第三厚度小于第二含氧化铪介电层的第四厚度。
[0007]在另外一些实施例中，提供半导体装置的形成方法，此方法包含在基底的第一区和第二区上方形成多个交替的半导体层，多个交替的半导体层包含第一多个第一半导体层和第二多个第二半导体层交错排列；将第一区上方的多个交替的半导体层图案化，以形成第一主动区；将第二区上方的多个交替的半导体层图案化，以形成第二主动区；选择性移除第二多个第二半导体层，以在第一主动区中形成第一通道元件及在第二主动区中形成第二通道元件；在第一通道元件上方形成第一厚度的第一界面层；在第二通道元件上方形成第二厚度的第二界面层，第二厚度小于第一厚度；在第一界面层上方形成第三厚度的第一含铪介电层；以及在第二界面层上方形成第四厚度的第二含铪介电层，第四厚度大于第三厚度。
附图说明
[0008]根据以下的详细说明并配合说明书附图可以更加理解本专利技术实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。也应强调的是，附图仅显示出本专利技术的典型实施例，因此不应视为对范围的限制，本专利技术可同等地应用于其他实施例中。
[0009]图1为依据本专利技术一实施例的半导体装置的形成方法的流程图。
[0010]图2A为依据本专利技术各个方面的工件的第一区域的概略透视图。
[0011]图2B为依据本专利技术各个方面的工件的第二区域的概略透视图。
[0012]图3-图12显示依据图1的方法，在制造的各个阶段的工件的第一区域和第二区域的局部剖面示意图。
[0013]图13为依据本专利技术一实施例的半导体装置的形成方法的流程图。
[0014]图14-图19显示依据图13的方法，在制造的各个阶段的工件的第一装置区和第二装置区的局部剖面示意图。
[0015]图20显示依据本专利技术一实施例的半导体装置的形成方法的流程图。
[0016]图21-图25显示依据图20的方法，在制造的各个阶段的工件的第一装置区和第二装置区的局部剖面示意图。
[0017]附图标记说明：
[0018]100,300,400：方法
[0019]102,104,106,108,110,112,114,116,118,120,122,302,304,306,308,310,402,4
[0020]04,406：方块
[0021]200：半导体装置
[0022]202：基底
[0023]204：半导体层
[0024]206：第二半导体层
[0025]208：第一半导体层
[0026]208A：第一通道元件
[0027]208B：第二通道元件
[0028]210A：第一鳍结构
[0029]210B：第二鳍结构
[0030]212：介电隔离部件
[0031]21本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：一第一全环绕式栅极晶体管，包括：第一多个通道元件；一第一界面层，位于该第一多个通道元件上方；一第一含铪介电层，位于该第一界面层上方；及一金属栅极电极层，位于该第一含铪介电层上方；以及一第二全环绕式栅极晶体管，包括：第二多个通道元件；一第...

【专利技术属性】
技术研发人员：黄懋霖，朱龙琨，徐崇威，余佳霓，江国诚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：