一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件制造技术

本实用新型专利技术公开了一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，该器件包括：半导体衬底，在半导体衬底上表面的P型阱区和N型阱区，在P型阱区上的左右对称N型轻掺杂区，在N型轻掺杂区上的N型重掺杂半导体源/漏区，在N型阱区上的左右对称P型轻掺杂区，P型轻掺杂区上的P型重掺杂半导体源/漏区，在NMOS和PMOS源/漏区之间的栅极区，在该栅极区下表面的导电介质区，在NMOS和PMOS之间的STI隔离区，在NMOS和PMOS的源/漏区的源/漏极，在栅极区的控制栅极和分裂栅极。该器件通过改变沟道区掩埋导电介质的掺杂元素、剂量或区域减小沟道比导通电阻，通过控制栅和分裂栅的栅结构，提高该器件的开关速度。该器件的开关速度。该器件的开关速度。

【技术实现步骤摘要】
一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件


[0001]本技术涉及半导体功率
，具体涉及一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件。

技术介绍

[0002]功率半导体器件是任何电子系统不可缺少的电子器件，其主要应用在各种电源和驱动负载上。随着功率半导体器件的更新换代，新型功率半导体器件逐渐向实现节能、节材、环保和微型化等效益方面发展。
[0003]新型功率半导体器件中的传统平面型VDMOS存在JFET区域，拥有JFET颈区电阻，会使沟道电阻所占比例明显增大。而传统槽栅VDMOS可以消除传统平面栅VDMOS中存在的JFET区域，增大了器件的沟道密度，降低了器件的比导通电阻。但传统的槽栅VDMOS具有很大的栅漏交叠电容，影响了器件的电学性能。因此为了降低栅漏电容、改善槽栅VDMOS的电学性能，分裂栅结构被提出。为了更好地改善分裂栅功率器件的比导通电阻和沟道漏电流效应和提高功率器件电学性能，本技术采用具有掩埋导电介质沟道区分裂栅结构制作半导体功率器件。

技术实现思路

[0004]本技术为一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，采用掩埋导电介质的沟道区可以有效地降低沟道电阻所占比例，也可以防止热退化效应和减少源漏间的沟道漏电流效应；采用控制栅、分裂栅和高K绝缘材料，可以有效地降低栅漏之间的漏电流，进而提高了半导体功率器件的电学性能。
[0005]本技术的技术方案具体如下：
[0006]一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，包括：半导体衬底，P型阱区，N型阱区，N型轻掺杂区，P型轻掺杂区，N型重掺杂半导体源/漏区，P型重掺杂半导体源/漏区，在NMOS栅结构下表面的掩埋导电介质，在PMOS栅结构下表面的掩埋导电介质，栅结构绝缘区，在栅结构绝缘区的两端的控制栅和分裂栅，N型/P型重掺杂半导体源/漏区上表面的源极，控制栅上表面的栅极，分裂栅上表面的栅极，在PMOS和NMOS中间的STI隔离区。
[0007]进一步设置，半导体衬底上表面形成P型阱区和N型阱区，该P型阱区和N型阱区之间采用STI隔离区，该STI隔离区为浅沟槽隔离区和采用硅氧化物。
[0008]如此设置，采用浅沟槽隔离区可以有效地隔离NMOS和PMOS，防止NMOS和PMOS之间的影响。
[0009]进一步设置，P型阱区上设有左右对称的N型轻掺杂区，N型轻掺杂区上设有N型重掺杂半导体源/漏区，N型阱区上设有左右对称的P型轻掺杂区，P型轻掺杂区上设有P型重掺杂半导体源/漏区。
[0010]进一步设置，在P型阱区和N型阱区的上表面设置栅结构区，该栅结构区两端分别
设有控制栅和分裂栅，栅结构区中的控制栅和分裂栅采用多晶硅材料，栅结构区中的绝缘介质采用高K绝缘材料。
[0011]如此设置，采用高K绝缘材料可以减少栅极的漏电流效应，采用控制栅可以调节栅极的电荷集聚量，采用分裂栅可以有效地提高该功率器件开关速度。
[0012]进一步设置，在NMOS栅结构下表面设有掩埋导电介质沟道区，该掩埋导电介质材料采用N型重掺杂或者导电材料，在PMOS栅结构的下表面设有掩埋导电介质沟道区，该掩埋导电介质材料采用P型重掺杂或者导电材料。
[0013]如此设置，可以有效地减少沟道的比导通电阻。
[0014]进一步设置，N型重掺杂半导体源/漏区和P型重掺杂半导体源/漏区的上表面设有源/漏极，控制栅和分裂栅的上表面设有栅极。
[0015]进一步设置，半导体衬底材料为半导体SiC基或者GaN基材料。
[0016]由上述对本技术的描述可知，和现有技术相比，本技术具有如下优点：
[0017]采用改变沟道区掩埋导电介质的掺杂元素、剂量或区域减小沟道比导通电阻和栅沟道漏电流效应，通过控制栅和分裂栅的栅结构，可以提高该功率器件的开关速度。
[0018](三)有益效果
[0019]本技术专利采用掩埋导电介质技术和分裂栅技术，可以降低沟道的比导通电阻，减少沟道漏电流效应，进而降低驱动损耗和开关损耗，同时会承受一部分电压，可防止热退化效应。
附图说明
[0020]图1为本技术具有掩埋导电介质沟道区分裂栅结构的半导体功率器件的结构示意图。
[0021]附图标号：1、半导体衬底；2、P型阱区；3、N型阱区；4、N型轻掺杂区；5、P型轻掺杂区；6、N型重掺杂半导体源/漏区；7、P型重掺杂半导体源/漏区；8、在NMOS栅结构下表面的掩埋导电介质；9、在PMOS栅结构下表面的掩埋导电介质；10、栅结构绝缘区；11、STI隔离区；12、控制栅；13、分裂栅。
具体实施方式
[0022]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0023]参阅图1所示，图1为本技术具有掩埋导电介质沟道区分裂栅结构的半导体功率器件的结构示意图。
[0024]本技术提供的一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，包括：半导体衬底1，该半导体衬底材料为半导体SiC基或者GaN基材料，P型阱区2，N型阱区3，N型轻掺杂区4，P型轻掺杂区5，N型重掺杂半导体源/漏区6，P型重掺杂半导体源/漏区7，在NMOS栅结构下表面的掩埋导电介质8，该掩埋导电介质材料采用N型重掺杂或者导电材料，在PMOS栅结构下表面的掩埋导电介质9，该掩埋导电介质材料采用P型重掺杂或者导电
材料，栅结构绝缘区10，该栅结构绝缘区采用高K绝缘材料，在栅结构绝缘区10的两端的控制栅12和分裂栅13，N型/P型重掺杂半导体源/漏区上表面的源极，控制栅12上表面的栅极，分裂栅13上表面的栅极，在PMOS和NMOS中间的STI隔离区11。
[0025]本技术具体实施工作原理：通过采用沟道区掩埋导电介质，可以减少沟道比导通电阻；通过控制栅，可以有效地调节沟道的集聚电荷量，承载一部分电压。这种具有掩埋导电介质沟道区分裂栅可以防止热退化效应，减少源漏之间的沟道漏电流效应，提高半导体功率器件的电学性能。
[0026]尽管已经示出和描述了本技术的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本技术的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本技术的范围由所附权利要求及其等同物限定。
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【技术保护点】

【技术特征摘要】
1.一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，其特征在于，包括：半导体衬底（1），P型阱区（2），N型阱区（3），N型轻掺杂区（4），P型轻掺杂区（5），N型重掺杂半导体源/漏区（6），P型重掺杂半导体源/漏区（7），在NMOS栅结构下表面的掩埋导电介质（8），在PMOS栅结构下表面的掩埋导电介质（9），栅结构绝缘区（10），在栅结构两边的控制栅（12）和分裂栅（13），N型/P型重掺杂半导体源/漏区上表面的源/漏极，控制栅上表面的栅极，分裂栅上表面的栅极，在PMOS和NMOS之间的STI隔离区（11）。2.根据权利要求1所述的具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，其特征在于，半导体衬底上表面形成P型阱区和N型阱区，该P型阱区和N型阱区之间采用STI隔离区，该STI隔离区为浅沟槽隔离区和采用硅氧化物。3.根据权利要求2所述的具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，其特征在于，P型阱上设有左右对称的N型轻掺杂区，N型轻掺杂区上设有N型重掺杂半导体源/漏区，N型阱上设有左...

【专利技术属性】
技术研发人员：陈利，陈译，陈彬，
申请(专利权)人：厦门芯一代集成电路有限公司，
类型：新型
国别省市：