一种FDCMOS结构及其制备方法技术

本发明专利技术公开了一种FD CMOS结构及其制备方法，该FD CMOS结构包括nMOS和pMOS，所述nMOS包括由半导体衬底的顶层半导体形成的第一沟道区和设置在所述第一沟道区上的第一栅电极，所述pMOS包括由半导体衬底的顶层半导体形成的第二沟道区和设置在所述第二沟道区上的第二栅电极，且所述半导体衬底还包括埋氧化层，所述顶层半导体位于所述埋氧化层之上，其中，所述第一沟道区与所述第二沟道区由相同导电类型的顶层半导体材料形成；所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。本发明专利技术的FD CMOS减少了制备FD CMOS的工艺步骤，缩减了工艺过程，从而可以降低工艺难度和制备成本，由此还有益于提升FD CMOS及其集成电路的性能与可靠性。的性能与可靠性。的性能与可靠性。

【技术实现步骤摘要】
一种FD CMOS结构及其制备方法


[0001]本专利技术属于半导体
，具体涉及一种FD CMOS结构及其制备方法。

技术介绍

[0002]随着集成电路技术节点的进一步减小，常规CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的短沟道效应和功耗等问题遇到极大的挑战。为此，业界提出和发展了多种相应技术，其中，全耗尽绝缘体上硅MOS/CMOS(FD
‑
SOI MOS/CMOS)以其优越的栅控能力、低的寄生效应成为了重要的研究发展方向。
[0003]FD
‑
SOI CMOS仍然是平面型器件，其薄的SOI顶层硅层限定了源极区、漏极区的结深，限定了沟道区深度，从而增强了器件的栅控能力，减小了寄生电容，消除了闩锁效应，据此，提高了器件的频率特性，减小了器件的漏电流，改善了器件的短沟道效应，降低电路的静态功耗等。此外，FD
‑
SOI CMOS抗辐射能力强，抗干扰能力强，且与Si CMOS工艺兼容。因此，FD
‑
SOI CMOS在高速、高性能、高可靠领域有极好的发展应用前景。
[0004]但是，对FD
‑
SOI的nMOS而言，SOI的顶层Si必须是p型半导体，对pMOS而言，SOI的顶层Si必须是n型半导体。那么，在制备FD
‑
SOI CMOS时，必须在Si层上制备n型区或p型区。并且，FD
‑
SOI CMOS的nMOS与pMOS对栅电极的金属功函数要求不同，那么，为实现nMOS与pMOS的金属栅电极，必须分别制备。这二项技术势必需要一定的工艺步骤和过程，既增加工艺成本，又会影响器件与电路的可靠性。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种FD CMOS结构及其制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]一种FD CMOS结构，包括nMOS和pMOS，所述nMOS包括由半导体衬底的顶层半导体形成的第一沟道区和设置在所述第一沟道区上的第一栅电极，所述pMOS包括由半导体衬底的顶层半导体形成的第二沟道区和设置在所述第二沟道区上的第二栅电极，且所述半导体衬底还包括埋氧化层，所述顶层半导体位于所述埋氧化层之上，其中，
[0007]所述第一沟道区与所述第二沟道区由相同导电类型的顶层半导体材料形成；
[0008]所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。
[0009]在本专利技术的一个实施例中，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的n型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。
[0010]在本专利技术的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.1eV。
[0011]在本专利技术的一个实施例中，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的p型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。
[0012]在本专利技术的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.1～4.5eV。
[0013]在本专利技术的一个实施例中，所述顶层半导体包括Si、SiGe、Ge、SiC、
Ⅲ‑Ⅳ
族中的一种。
[0014]本专利技术一个实施例还提供一种FD CMOS结构的制备方法，用于制备上述任一项实施例所述的FD CMOS结构，所述制备方法包括：
[0015]选取半导体衬底，所述半导体衬底包括埋氧化层和位于所述埋氧化层之上的顶层半导体，所述顶层半导体为p型掺杂或n型掺杂；
[0016]在所述顶层半导体上形成栅介质层和相同功函数的第一栅电极和第二栅电极；
[0017]对所述顶层半导体制备第一源极区和第一漏极区，以形成nMOS，其中，所述第一沟道区位于所述第一源极区和所述第一漏极区之间；
[0018]对所述顶层半导体制备第二源极区和第二漏极区，以形成pMOS，其中，所述第二沟道区位于所述第二源极区和所述第二漏极区之间。
[0019]在本专利技术的一个实施例中，在所述顶层半导体上形成栅介质层和相同功函数的第一栅电极和第二栅电极，包括：
[0020]在所述顶层半导体上生长栅介质材料层；
[0021]在所述栅介质材料层表面生长同一栅金属材料，以形成栅介质层和位于栅介质层上的所述第一栅电极和所述第二栅电极。
[0022]在本专利技术的一个实施例中，对所述顶层半导体制备第一源极区和第一漏极区，包括：
[0023]采用离子注入或扩散方法对所述顶层半导体进行n型掺杂，以形成第一源极区和第一漏极区。
[0024]在本专利技术的一个实施例中，对所述顶层半导体制备第二源极区和第二漏极区，包括：
[0025]采用离子注入或扩散方法对所述顶层半导体进行p型掺杂，以形成第二源极区和第二漏极区。
[0026]本专利技术的有益效果：
[0027]本专利技术的nMOS和pMOS在相同导电类型和优选相同掺杂浓度的半导体材料上制备，这样便不需要分别制备n型区或者p型区。同时，由于本专利技术的nMOS和pMOS的栅电极所采取的材料为相同功函数的导电材料，优选为同一导电材料，由此不需要分别制备nMOS的栅电极和pMOS的栅电极，所以本专利技术的FD CMOS减少了制备FD CMOS的工艺步骤，缩减了工艺过程，从而降低制备成本和工艺难度，由此对增强FD CMOS及其集成电路的性能与可靠性大有益处。
[0028]以下将结合附图及实施例对本专利技术做进一步详细说明。
附图说明
[0029]图1是本专利技术实施例提供的一种FD CMOS的结构示意图；
[0030]图2是本专利技术实施例提供的一种FD CMOS的原理示意图；
[0031]图3a～图3f是本专利技术实施例提供的一种FD CMOS的制备过程示意图。
具体实施方式
[0032]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0033]目前，FD
‑
SOI CMOS技术存在下述二方面缺点：
[0034]1.在FD
‑
SOI CMOS中，用于制备nMOS的顶层硅和用于制备pMOS的顶层硅需要采用不同的导电类型；
[0035]2.在FD
‑
SOI CMOS中，nMOS的栅电极和pMOS的栅电极需要采用不同功函数的导电材料。
[0036]为此，需要下述二项关键工艺技术：
[0037]1.制备n型区、或p型区；
[0038]1)对FD
‑
SOI CMOS技术，nMOS需要在p型半导体材料区域制备，pMOS需要在n型半导体材料区域制备，也就是制备FD
‑
SOI CMO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FD CMOS结构，包括nMOS和pMOS，其特征在于，所述nMOS包括由半导体衬底的顶层半导体形成的第一沟道区和设置在所述第一沟道区上的第一栅电极，所述pMOS包括由半导体衬底的顶层半导体形成的第二沟道区和设置在所述第二沟道区上的第二栅电极，且所述半导体衬底还包括埋氧化层，所述顶层半导体位于所述埋氧化层之上，其中，所述第一沟道区与所述第二沟道区由相同导电类型的顶层半导体材料形成；所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。2.根据权利要求1所述的FD CMOS结构，其特征在于，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的n型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。3.根据权利要求2所述的FD CMOS结构，其特征在于，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.1eV。4.根据权利要求1所述的FD CMOS结构，其特征在于，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的p型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。5.根据权利要求4所述的FD CMOS结构，其特征在于，所述第一栅电极和所述第二栅电极的功函数的范围为4.1～4.5eV。6.根据权利要求1至5任一项所述的FD CMOS结构，其特征在于，所述顶层半导体包括Si、SiGe、Ge、SiC、
Ⅲ‑Ⅳ...

【专利技术属性】
技术研发人员：王利明，胡辉勇，王斌，舒斌，孟令尧，杨茂龙，史鑫龙，陈睿，宣荣喜，张鹤鸣，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：