计算机系统的超高速缓冲存贮器控制装置制造方法及图纸

计算机的超高速缓冲存贮器控制装置，该计算机系统包括具有内部超高速缓冲存贮器的主处理器、主存贮器和次级超高速缓冲存贮器。该装置包括控制逻辑单元，可在主处理器读取存贮位址并进入读取未命中状态时指令主处理器进行询问周期，并将当时该内部超高速缓冲存贮器位置中的数据状态改标为无效数据，以使快取数据包容于次级超高速缓冲存贮范围中。该装置并可在主处理器进行数据线充填时，使变动位元包容于次级超高速缓冲存贮的范围中。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于计算机系统的超高速缓冲存贮器子系统。特定而言，本专利技术是关于计算机系统的超高速缓冲存贮器子系统的快取数据与变动位元的主、次超高速缓冲存贮器包容性装置。更特定而言，本专利技术是关于计算机系统的可符合于数据与变动位元的包容原则的超高速缓冲存贮器子系统。专利技术的技术背景随着微处理器(microprocessor)技术的快速进步，以微处理器为基础的计算机系统，也随之拥有同样快速进步的各式各样的应用功能。另一方面，微处理器虽然功能快速地进步，其价格不但没有随功能的进步而等比地升高，反而是显现了逐步减低的价格/功能比。典型的一个例子是由美国的苹果计算机公司(Apple Computers，Inc)，万国商业机器公司(International Business MachinesCorporation)与摩托罗拉半导体公司(Motorola Semicoductor)所共同推出的“威力计算机”微处理器(“PowerPC”processor)，在功能上与英代尔公司(Intel Corpration)的“奔腾”微处理器(“Pentium”processor)约属同一等级，但价格则便宜了约略一半。作为多数计算机系统的中央处理单元(CPU，central process-ing unit)的微处理器，基于此种功能进步而价格下滑的趋势，已在计算机系统的设计与使用上带来一些显著而重要的改变。其中一种明显的趋势是，虽然微处理器的功能越来越强大，但对某些诸如工程计算等的用途而言，其计算的能力仍属不尽理想。不过，由于前述的价格便宜的因素，一种增加计算机系统的运算能力的办法即是增加计算机系统中微处理器的数量，即所谓的多重处理器计算机系统(multiprocessor computer system)。在另一方面，现今微处理器的技术，虽然在合理价格的范围之内的确是进步神速，计算机系统之中与微处理器具有同等重要性的另一种关键性元件，即半导体存贮器体，其情况并非如此。目前在合理价格的范围内适用的半导体存贮器基本上有两种，即动态随机存取存贮器(DRAM，dynamic random access memory)与静态随机存取存储器(SRAM，static random access memory)。DRAM具有相当大的单位存贮容量，但其存取速度，与现今的高性能微处理器比较起来，却显得令人无法忍受的慢。典型的高性能微处理器若要将DRAM作为作业用存贮体，便可能仅发挥不超过其功能的百分之二十，其余的时间皆须等待慢速的DRAM的响应。在另一方面，SRAM虽然具有较高的存取速度，但仍无法完全与现今最快的微处理器相匹配，而且其单位存贮容量与DRAM比较起来也小了很多。由于前述存贮体技术现况的关系，现今的高性能微处理器皆采用了所谓超高速缓冲存贮器(cache memory)的设计结构，直接地将小量但速度快得足以与微处理器本身完全匹配的超高速缓冲存贮器，称为主超高速缓冲存贮器(primary cache)，制作于微处理器内部。不但如此，良好的计算机系统设计也将超高速缓冲存贮器的结构设置于微处理器与计算机系统的较慢但便宜而大量的DRAM主存贮器之间，称为次级超高速缓冲存贮器(secondary cache)，以便将计算机系统的整体存贮存取速度提高至最快可能速度(约在主超高速缓冲存贮器速度的七至九成，视超高速缓冲存贮器的设计结构与容量而定)。对于采用现代高性能微处理器作为CPU多重处理器计算机系统而言，其所应用的每一个微处理器本身即可以拥有其内部的主超高速缓中存贮器，所以，为了节省成本，这个多重微处理器系统常只使用一组次级超高速缓冲存贮器子系统。在应用了主、次两级超高速缓冲存贮器的计算机系统之中，其硬件结构设计上极为重要的一个要点，是必须能够维持由微处理器内部的高速存贮所构成的主超高速缓冲存贮器，由SRAM所构成的次级超高速缓冲存贮器，以及由DRAM所构成的系统主存贮器之间的数据一致性，称为超高速缓冲存贮器一致性，或超高速缓冲存贮器相容性(cache coherency，或cache consistency)。为了要维持超高速缓冲存贮器的一致性，具有多重处理器的计算机系统中的每一个微处理器都需要能够在必要的时机进行一些较为繁复费时的超高速缓冲存贮器一致性检查的动作。以采用了Intel的Pentium微处理器为主处理器的多重处理器计算机系统为例，一旦有总线上的主处理器(bus master)占用了系统的资源之后，便必须立即检查分析在该总线主处理器所存取的存贮位址是否也存在于系统的主Pentium处理器之中，若有的话，该数据的状态如何，在该总线主处理器使用过该存贮位址之后的该数据的状态又应如何，等等。这种计算机系统对其超高速缓冲存贮器一致性的处理可以依照所谓的MESI协定(MESI protocol，Modified/Exclusive/Sbared/Invalid protocol)，利用微处理器的询问周期(inquire cycle，或snoop cycle)来处理。由于此种微处理器所进行的询问周期需花费相当多的CPU时间，并且会占用计算机系统中的总线时间，因此计算机系统如何设计，以便将进行此种询问动作的机会减至最低，已经成为设计高性能计算机系统的一个重要主题。因此，本专利技术的目的是在于提供一种主超高速缓冲存贮器控制装置，可以减少系统进行超高速缓冲存贮器询问动作的次数，以便增加系统的整体效率。本专利技术进一步目的是在于提供一种主超高速缓冲器控制装置，可以同时满足快取数据与变动位元包容的原则，以便增加系统的整体效率。本专利技术超高速缓冲存贮器控制装置的构成为包括具有内部超高速缓冲存贮器的一主处理器，系统主存贮器，以及一个设置于该主处理器与该系统主存贮器之间的次级超高速缓冲存贮器，该超高速缓冲存贮器控制装置包括有控制逻辑单元，可在该主处理器读取存贮位址，并进入读取未命中的状态时，指令主处理器进行询问周期，并控制主处理器的控制信号而将当时该主超高速缓冲存贮器位置中的数据状态改标示为无效的数据，以使快取数据被包容于次级超高速缓冲存贮器的范围之中，并在主处理器进行数据线充填时，指令主处理器立即进行当时数据的写入动作，造成次级超高速缓冲存贮器达到写入命中的结果，以使得变动位元得以包含于次级超高速缓冲存贮器的范围之中。本专利技术的其它目的与特点在本说明书中将结合附图在后面予以详细说明。附图简要说明附图说明图1为一示意图，显示常用技术中所采用的两个层级的超高速缓冲存贮器的互相包容的情形；图2为一示意图，显示本专利技术所采用的超高速缓冲存贮包容原则；与图3为一逻辑线路方块图，显示本专利技术一主超高速缓冲存贮器控制装置。较佳实施例的说明参考图1，其中显示常用技术中所采用的两个层级的超高速缓冲存贮器互相包容的情形。如前所述，以高性能的微处理器为CPU的计算机系统典型会具有两层级的超高速缓冲存贮器子系统，亦即，属于CPU内部的第一层级主超高速缓冲存贮器，以及属于计算机系统中各个总线主处理器所共用的第二层级的次级超高速缓冲存贮器。通常第一层级主超高速缓冲存贮器11的速度较快，但容量较小，而第二层级的次级超高速缓冲存贮器13则速度稍慢，但容量可以适当地加大。以常用技术中，利用英代尔本文档来自技高网...

【技术保护点】
一种计算机系统超高速缓冲存贮器控制装置，该装置装设在包括具有内部超高速缓冲存贮器的主处理器，系统主存贮器，以及一设置于该主处理器与该系统主存贮器之间的次级超高速缓冲存贮器的计算机系统中；该超高速缓冲存贮器控制装置包括有控制逻辑单元，可在该主处理器读取存贮位址，并进入读取未命中的状态时，指令主处理器进行访问周期，并控制主处理器的控制信号而将当时该主超高速缓冲存贮器位置中的数据状态改标示为无效的数据，以使超高速缓冲存取数据被包容于次级超高速缓冲存贮器的范围之中，并在主处理器进行数据线充填时，指令主处理器立即进行当时数据的写入动作，造成次级超高速缓冲存贮器达到写入命中的结果，以使得变动位得以包含于次级超高速缓冲存贮器的范围之中。

【技术特征摘要】

【专利技术属性】
技术研发人员：唐灿弼，刘秉章，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]