提供了一个包括一个算术逻辑单元（２０，２２，２４）的数据处理系统，该算术逻辑单元从Ｍ个Ｘ位寄存器中接收输入操作数以产生存储在Ｎ个Ｙ位寄存器中的输出数据字，其中Ｍ／Ｎ＝３，８＜＝Ｙ－Ｘ＜＝１６，并且３Ｘ＝２Ｙ。这一装置尤其适用于数字信号处理以及适用于在一个新的输入操作数被加载进一个寄存器之前多次使用每一个输入操作数的情况。（*该技术在2017年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及数据处理系统领域。更具体地说，本专利技术涉及包括多个寄存器的数据处理系统，这些寄存器用于保存来自所述数据处理装置中的算术逻辑单元的输入的操作数数据字和输出的数据字。提供包括多个寄存器的数据处理系统是众所周知的，这些寄存器用于保存要处理的数据和结果数据。可以使用的数据处理寄存器的数量越多，可以存储在寄存器中的数据越多，从而对高速缓存和主存储器必须进行读或写的次数越少。简单地提供数量较多的寄存器的一个缺点是电路规模增加，其结果造成电路的复杂性和成本的增加，并且需要指定一个单个寄存器的位空间也增加，从而使得程序指令的密集度降低。另一个考虑是每一个寄存器的位长度。增加寄存器的长度也能使得它们能够存储和处理更多数量的数据，但是其缺点是使复杂性和成本增加，并且即使是要处理的数据字的长度比较小，也会使得连续地写和读全寄存器所需的功率消耗增加。从一个方面来看，本专利技术提供了一个数据处理装置，所述装置包括M个X-位寄存器，其中M是大于1的正整数，这些寄存器用于接收来自数据存储装置的相应的输入操作数数据字；一个算术逻辑单元，用于对存储在所述X-位寄存器中的所述输入操作数数据字进行算术逻辑操作以产生输出数据字；N个Y位寄存器，其中N是大于1的正整数，用于接收来自所述算术逻辑单元的所述输出数据字，其中M/N=3,8＜=Y-X＜=16，并且3X=2Y。本专利技术认识到，在特定情况下，其优点是在系统内提供非对称的寄存器资源。常见的情况是所有的数据处理寄存器具有同样的宽度。然而，在某些重要的应用中，比如在数字信号处理中，提供具有一种长度的多个寄存器以及具有与之不同的较宽的多个寄存器可以实现更好的整体性能。尤其是，提供较大的寄存器可用于接收算术逻辑单元的输出数据字，因为它提供了保护位，以增加的一个处理操作的循环次数允许溢出而不丢失信息。另一个因素是X位寄存器和Y位寄存器的比值。3与1的比值其优点是适合在DSP系统中经常要求的相对普遍和需要的FFT操作的要求。尽管用于接收输出数据字的宽寄存器提供了保护位用于保持精度，但是在将输出数据字从这些宽寄存器移出时，就需要确定是否应当保持这一精度。在本专利技术的一个较佳实施例中，所述算术逻辑单元响应包括一个量度字段的指令，该量度字段指定对由所述算术逻辑单元产生的一个输出数据字进行的一次右移操作。在许多的实际应用例中，没有必要维护输出数据字的全精度，因此能够在输出数据字中指定一次写移位的指令以及一次算术操作尤其有用，因为在执行这种指令之后如果将该输出数据字从该寄存器中移出，该输出数据字将已经与输出数据总线正确对齐。窄寄存器与宽寄存器个数的一个整数比值尤其有用。在诸如数字信号处理的应用中，在大多数操作所要求的输入操作数的数量与输出结果的数量之间经常有一个固定比值。窄寄存器数目和宽寄存器数目之间的一个整数关系可有效地利用所提供的寄存器资源。通过提供一个输入缓冲器也能提高该系统的寄存器资源的使用效率，该输入缓冲器保存要加载进提供程序指令字的窄寄存器中的一个的输入操作数数据字，该程序指令字包括一个重填标志，用于指示一个特定的寄存器在它上一次被使用时应该从该输入缓冲器进行重填充。从另一方面来看，本专利技术提供了一个使用上述数据处理装置的数字信号处理方法，其中所述算术逻辑单元执行一个卷积操作，一个相关操作和一个变换操作中的至少一个，存储在一个X位寄存器中的每一个输入操作数数据字在从所述数据存储设备重新加载所述X位寄存器之前被用在多个算术逻辑操作中。下面参照附图以示例方式描述本专利技术的实施例，附图中附图说明图1示出数字信号处理装置的高层配置；图2示出协处理器的寄存器配置的输入缓冲器；图3示出通过协处理器的数据路径；图4示出从寄存器中读取高或低位位的多路复用电路；图5为示出较佳实施例中的协处理器所使用的寄存器重新映象逻辑的框图；图6更详细地示出图5中所示的寄存器重新映象逻辑；以及图7为示出块过滤算法的表。下面描述的系统是关于数字信号处理(DSP)的。DSP可采取许多形式，但一般可以认为是需要高速(实时)处理大量数据的处理。这一数据通常表示某种模拟物理信号。DSP的好的实例便是用在数字移动电话中的，其中所接收与发送的无线电信号需要解码成模拟声音信号及将模拟声音信号编码(通常采用卷积、变换及相关运算)。另一实例是盘驱动器控制器，其中处理从盘头恢复的信号以产生头跟踪控制。在上面的上下文中，下面是对基于与协处理器合作的微处理器核(在本例中为英国剑桥先进RISC机器有限公司设计的微处理器范围内的ARM核)的数字信号处理系统的描述。微处理器与协处理器的接口及协处理器体系结构本身是专门为提供DSP功能配置的。微处理器核将被称作ARM而协处理器称作Piccolo。ARM与Piccolo通常制造成包含作为ASIC的一部分的其它元件(如片上DRAM、ROM、D/A与A/D转换器等)的单一集成电路。Piccolo为ARM协处理器，因此它执行一部分ARM指令集。ARM协处理器指令允许ARM在Piccolo与存储器之间传送数据(利用加载协处理器LDC及存储协处理器STC指令)，以及向与从Piccolo传送ARM寄存器(利用传送到协处理器MCR及从协处理器传送的MRC指令)。观察ARM与Piccolo的协作交互作用的一种方式是ARM作为Piccolo数据的强有力的地址发生器工作，而使Piccolo有时间执行需要实时处理大量数据来产生对应的实时结果的DSP运算。图l示出ARM2与Piccolo4，ARM2发布控制信号到Piccolo4来控制向Piccolo4传送数据以及从Piccolo4传送数据字。指令高速缓冲存储器6存储Piccolo4所需要的Piccolo程序指令字。单个DRAM存储器8存储ARM2与Piccolo4两者所需要的所有数据与指令字。ARM2负责寻址存储器8及控制所有数据传送。只带单个存储器8及一组数据与地址总线的布置比需要多个存储器及高总线带宽的总线的典型DSP方法简单与低廉。Piccolo执行来自控制Piccolo数据路径的指令高速缓冲存储器6的第二指令流(数字信号处理程序指令字)。这些指令中包含诸如乘-累加等数字信号处理型操作及诸如零开销循环指令等控制流指令。这些指令在保持在Piccolo寄存器10(见图2)中的数据上操作。这一数据是早先ARM2从存储器8传送来的。指令流自指令高速缓冲存储器6；指令高速缓冲存储器6作为完全的总线主驱动数据总线。小的Piccolo指令高速缓冲存储器6为4线、每线16个字的直接映象高速缓冲存储器(64条指令)。在一些实现中，令指令高速缓冲存储器更大是值得的。从而两个任务是独立运行的，ARM加载数据而Piccolo处理它。这允许在16位数据上持续的单周期数据处理。Piccolo具有使ARM预取顺序数据，在Piccolo需要它之前加载数据的数据输入机制(示出在图2中)。Piccolo能以任何次序存取加载的数据，随着老数据的最后一次使用自动地重新填充其寄存器(所有指令的每一源操作数都有一位来指示应重新填充源寄存器)。这一输入机制称作再定序缓冲冲器并包括输入缓冲器12。加载进Piccolo的每一个值(见下面通过LDC或MCR)携带有指定该值的目的地寄存器的标记Rn。标记Rn与数据字一起本文档来自技高网...
【技术保护点】
一个数据处理装置，所述装置包括：Ｍ个Ｘ－位寄存器，其中Ｍ是大于１的正整数，这些寄存器用于接收来自数据存储装置的相应的输入操作数数据字；一个算术逻辑单元，用于对存储在所述Ｘ－位寄存器中的所述输入操作数数据字进行算术逻辑操作以产生输出数 据字；Ｎ个Ｙ位寄存器，其中Ｎ是大于１的正整数，用于接收来自所述算术逻辑单元的所述输出数据字，其中Ｍ／Ｎ＝３，８＜＝Ｙ－Ｘ＜＝１６，并且３Ｘ＝２Ｙ。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：DV贾加尔，SJ格拉斯，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：GB[英国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。