数据处理系统寄存器控制技术方案

一种具有多个寄存器（１０）及算术逻辑单元（２０、２２、２４）的数据处理系统响应程序指令字。至少一个程序指令字包含指定结果数据字的目的寄存器的目的寄存器位字段＜ｄｅｓｔ＞及用于禁止将该结果数据字写入目的寄存器的目的寄存器写禁止标志。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数据处理领域。更具体地，本专利技术涉及包含用于存储要由算术逻辑单元处理的数据字及用于存储算术逻辑单元生成的结果数据字的寄存器的数据处理系统。设置具有多个寄存器及用于对这些寄存器进行读与写的算术逻辑单元的数据处理系统是已知的。数据处理系统中的永恒目标为提高它们的操作速度。提高速度的一种技术为采用带有相对地少的指令的指令集但带有配置成高速运行这些指令中各条指令的硬件。这一设计思想通常称作精简指令集计算(RISC)。在RISC系统中，希望所提供的少数指令具有高度的灵活性与实用性。有时有用的一条指令是执行不将结果存储到工作寄存器中的计算。达到这一点的一种方法是设置专用的接收寄存器(sink register)，可将不需要的结果写入其中而其内容为固定的与/或永远为零。然而，这一同步寄存器用掉寄存器地址空间中的单元而不能用于正常处理。为此，写入接收寄存器可消耗不必要的功率。从一方面看，本专利技术提供了数据处理装置。所述装置包括用于存储要处理的数据字的多个寄存器；以及响应程序指令字以执行所述程序指令字所规定的算术逻辑功能以生成结果数据字的算术逻辑单元；其中所述算术逻辑单元响应至少一个程序指令字，该指令字包括(ⅰ)指示所述多个寄存器中要写入来自所述程序指令字的结果数据字的目的寄存器的目的寄存器位字段；以及(ⅱ)用于有选择地禁止将所述结果数据字写入所述目的寄存器的目的寄存器写禁止标志。在程序指令字中设置写禁止标志允许不明显增加硬件开销便能达到数据处理功能的提高。本专利技术并不浪费寄存器指定字段中的地址空间并允许在不需要寄存器写时降低功率消耗。本专利技术在还提供输出缓冲器的系统中具有特别好的协同作用，其中所述至少一个程序指令字包含输出缓冲器写标志用于有选择地启动将所述结果数据字写到所述输出缓冲器中。以这一方式，当已知结果数据字不再需要由算术逻辑单元处理但仍为外部系统所需要时，在将该结果数据字保存到寄存器中但该结果可以写到输出缓冲器中并用于其它地方时不再浪费功率。在补充方式中，当算术逻辑单元外部不需要该结果数据字时，则可禁止写入输出缓冲器，并因而节省功率及输出缓冲器容量。此外，不需要将数据从寄存器传送到输出缓冲器的独立的指令。不必将目的寄存器写禁止标志专用于上述功能。具体地，在算术逻辑单元能进行操作器生成不同大小的结果数据字的情况中，则在生成较小的结果数据字时，可利用目的寄存器写禁止标志来指定将小的结果字写入目的寄存器的高位还是低位，而不是指示是否应整体禁止将其全部写入。在本专利技术的包含状态码标志的实施例中，最好所述至少一个状态码标志包含指示所述结果数据字是否为零的零结果标志，及所述至少一个程序指令字包含减法指令字使所述算术逻辑单元能执行当所述目的寄存器写禁止标志并不禁止将所述结果数据字所述写到所述目的寄存器时，执行减法运算，在其中从第二操作数减去第一操作数以产生减法结果数据字，将所述减法结果数据字写入所述目的寄存器及更新包含所述零结果标志在内的所述至少一个状态码标志；以及当所述目的寄存器写禁止标志禁止将所述结果数据字写入所述目的寄存器时，执行比较操作，在其中从第二操作数减去第一操作数以产生减法结果数据字，不将所述减法结果数据字写入所述目的寄存器，但更新包含所述零结果标志在内的所述至少一个状态码标志。以这一方式，便可达到不改变状态码标志以外的数据处理装置中的任何状态的比较操作。以类似的方式，带有写禁止的加法指令可用来比较一个负值，及带有写禁止的异或指令可用来测试字中的字段用于相等判断，两者都不改变状态码标志以外的任何其它状态。进一步地细化为其中所述算术逻辑单元能够执行当所述目的寄存器写禁止标志并不禁止将所述结果数据字写入所述目的寄存器中且所述输出缓冲器写标志启动将所述结果数据字写入所述输出缓冲器时，执行减-写操作，在其中从第二操作数减去第一操作数以产生减法结果数据字，将所述减法结果数据字写入所述目的寄存器与所述输出缓冲器，且更新包含所述零结果标志在内的所述至少一个状态码标志；以及；当所述目的寄存器写禁止标志禁止将所述结果数据字写入所述目的寄存器而所述输出缓冲器写标志启动将所述结果数据字写入所述输出缓冲器时，执行比较-写操作，在其中从第二操作数减去第一操作数以产生减法结果数据字，不将所述减法结果数据字写入所述目的寄存器中而将所述减法结果数据字写入所述输出缓冲器中并更新包含所述零结果标志在内的所述至少一个状态码标志。从另一方面看，本专利技术提供了一种处理数据的方法，所述方法包括下述步骤将要处理的数据字存储在多个寄存器中；以及响应程序指令字，执行所述程序指令字规定的算术逻辑功能以产生结果数据字；其中至少一个程序指令字包括(ⅰ)指示所述多个寄存器中要写入来自所述程序指令字的结果数据字的目的寄存器的目的寄存器位字段；以及(ⅱ)用于有选择地禁止将所述结果数据字所述写入所述目的寄存器的目的寄存器写禁止标志。下面参照附图以示例方式描述本专利技术的实施例，附图中附图说明图1示出数字信号处理装置的高层配置；图2示出协处理器的寄存器配置的输入缓冲器；图3示出通过协处理器的数据路径；图4示出从寄存器中读取高或低位位的多路复用电路；图5为示出较佳实施例中的协处理器所使用的寄存器重新映象逻辑的框图；图6更详细地示出图5中所示的寄存器重新映象逻辑；以及图7为示出块过滤算法的表。下面描述的系统是关于数字信号处理(DSP)的。DSP可采取许多形式，但一般可以认为是需要高速(实时)处理大量数据的处理。这一数据通常表示某种模拟物理信号。DSP的好的实例便是用在数字移动电话中的，其中所接收与发送的无线电信号需要解码成模拟声音信号及将模拟声音信号编码(通常采用卷积、变换及相关运算)。另一实例是盘驱动器控制器，其中处理从盘头恢复的信号以产生头跟踪控制。在上面的上下文中，下面是对基于与协处理器合作的微处理器核(在本例中为英国剑桥先进RISC机器有限公司设计的微处理器范围内的ARM核)的数字信号处理系统的描述。微处理器与协处理器的接口及协处理器体系结构本身是专门为提供DSP功能配置的。微处理器核将被称作ARM而协处理器称作Piccolo。ARM与Piccolo通常制造成包含作为ASIC的一部分的其它元件(如片上DRAM、ROM、D/A与A/D转换器等)的单一集成电路。Piccolo为ARM协处理器，因此它执行一部分ARM指令集。ARM协处理器指令允许ARM在Piccolo与存储器之间传送数据(利用加载协处理器LDC及存储协处理器STC指令)，以及向与从Piccolo传送ARM寄存器(利用传送到协处理器MCR及从协处理器传送的MRC指令)。观察ARM与Piccolo的协作交互作用的一种方式是ARM作为Piccolo数据的强有力的地址发生器工作，而使Piccolo有时间执行需要实时处理大量数据来产生对应的实时结果的DSP运算。图1示出ARM2与Piccolo4,ARM2发布控制信号到Piccolo4来控制向Piccolo4传送数据以及从Piccolo4传送数据字。指令高速缓冲存储器6存储Piccolo4所需要的Piccolo程序指令字。单个DRAM存储器8存储ARM2与Piccolo4两者所需要的所有数据与指令字。ARM2负责寻址存储器8及控制所有数据传送。只带单个本文档来自技高网...

【技术保护点】
一种数据处理装置，所述装置包括：用于存储要处理的数据字的多个寄存器；以及算术逻辑单元，响应程序指令字执行所述程序指令字指定的算术逻辑功能以产生结果数据字；其中所述算术逻辑单元响应至少一个程序指令字，该指令字包含：（ｉ）指定所 述多个寄存器中要写入来自所述程序指令字的结果数据字的目的寄存器的目的寄存器位字段；以及（ｉｉ）用于有选择地禁止将所述结果数据字所述写入到所述目的寄存器的目的寄存器写禁止标志。

【技术特征摘要】
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【专利技术属性】
技术研发人员：DV贾加尔，SJ格拉斯，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：GB[英国]