【技术实现步骤摘要】
—种面向RISC处理器的三端口浮点寄存器文件
本专利技术专利属于微处理器体系结构领域，涉及一种面向RISC处理器的三端口浮点寄存器文件。
技术介绍
精简指令集(RISC)处理器的大部分指令操作都在寄存器之间进行，必须由专门的访存指令完成外部存储器的读写操作。为了加快指令的执行速度，RISC处理器内部都有寄存器文件，指令执行过程中从寄存器文件取得源操作数，并将执行结果(目标操作数)写回到寄存器文件。一般情况下，RISC处理器的指令使用两个源操作数，计算得到一个目标操作数，基于此，寄存器文件应具有三个端口，具体包括两个读端口和一个写端口。当前，三端口的寄存器文件的主要设计方法有两种，第一种为针对特殊应用要求(如抗辐照)的全定制设计，此类方法并不适用于通用处理器的寄存器文件实现。另一种基于单元库的半定制设计，即利用两块单元库中提供的双端口 SRAM构造三端口的寄存器文件，如Atmel公司的AT697E、AT697F系列处理器，Gaisler研究所的LEON系列处理器及UT699系列处理器等。文献“UT699LE0N3FT/SPARCV8MicroProcesso...
【技术保护点】
一种面向RISC处理器的三端口浮点寄存器文件，其特征在于，包括：写地址译码模块，输入为寄存器文件写使能和写地址，当写使能有效时，置与写地址对应的寄存器AR的写使能w_en有效，并将其分别输出至写控制模块和写数据互连网络；写控制模块，根据输入的写使能w_en和端口的输入写操作精度标志位，决定寄存器AR下面相邻的寄存器的写使能是否有效；输出m位写使能至寄存器阵列中m个寄存器的写使能端；写数据互连网络，在写使能w_en控制下，将输入的寄存器文件128位写数据从低位到高位，以32位一组分为a、b、c、d四组；输出为m个32位的数据，分别连接至寄存器阵列中m个寄存器的数据输入端：将a...
【技术特征摘要】
1.一种面向RISC处理器的三端口浮点寄存器文件，其特征在于，包括: 写地址译码模块，输入为寄存器文件写使能和写地址，当写使能有效时，置与写地址对应的寄存器AR的写使能w_en有效，并将其分别输出至写控制模块和写数据互连网络； 写控制模块，根据输入的写使能w_en和端口的输入写操作精度标志位，决定寄存器AR下面相邻的寄存器的写使能是否有效；输出m位写使能至寄存器阵列中m个寄存器的写使倉; 写数据互连网络，在写使能w_en控制下，将输入的寄存器文件128位写数据从低位到高位，以32位一组分为a、b、c、d四组；输出为m个32位的数据，分别连接至寄存器阵列中m个寄存器的数据输入端:将a组连接到寄存器AR的数据输入端datai ^fb、c、d三组分别依次连接至AR下面相邻的三个寄存器的数据输入端datai，除a、b、C、d四组之外其余m_4组均为O ; 寄存器阵列，为线性编址的一维寄存器阵列，大小为mX32，阵列的宽等于浮点寄存器的位宽，阵列的深度m等于浮点寄存器的个数，阵列中每一个寄存器有写使能，其每个寄存器的写使能和数据 输入端分别来自写控制模块和数据互连网络，寄存器阵列有m个32位输出，全部连接至读数据互连网络；当某个寄存器写使能有效时，其输入的数据在时钟上升沿写入该寄存器，阵列中寄存器的输出恒有效； 第一读地址译码模块，输入为源操作数I的读使能I和读地址1，当读使能I有效时，置与读地址对应的寄存器AR的读使能r_enO有效，并将其输出至第一读控制模块； 第一读控制模块，输出为4位读使能r_en0、r_enl、r_en2、r_en3,全部连接至读数据互连网络；该模块根据输入读操作I精度标志位和读使能1，决定AR下面相邻的寄存器的读使能是否有效； 第二读地址译码模块，输入为源操作数2的读使能2和读地址2，当读使能2有效时，置与读地址对应的寄存器AR的读使能r_enO有效，并将其输出至第二写读控制模块； 第二读控制模块，输出为4位读使能r_en0、r_enl、r_en2、r_en3,全部连接至读数据互连网络；该模块根据输入读操作2精度标志位和读使能2，决定AR下面相邻的寄存器的读使能是否有效； 读数据互连网络，根据输入寄存器阵列的m个32位的输出和第二读控制模块的四位读使能的信号，生成I个128位的数据进行输出； 根据输入寄存器...
【专利技术属性】
技术研发人员：陈庆宇，吴龙胜，段青亚，盛廷义，唐威，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61
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