一种包含存储器存取控制器的计算机系统，该存储器存取控制器在系统自举期间使用非系统内存存储资源。计算机系统包括微处理器、系统内存和经一个或多个总线而连接至微处理器的多个外围设备。系统控制器和外围总线控制器控制这些总线。许多外围设备控制器包含有缓冲存储器，其在正常操作模式下由外围设备控制器用于缓冲在计算机系统和外围设备间的数据。计算机系统还包括存储器存取控制器和配置储存单元。配置储存单元储存配置控制信息，其使得控制逻辑配置缓冲存储器。存储器存取控制器在系统初始化期间控制对应于外围设备的缓冲存储器的存取，从而允许将该缓冲存储器用作堆栈或暂时ＲＡＭ。（*该技术在2021年保护过期，可自由使用*）
【技术实现步骤摘要】
技术介绍
在上电(power-up)期间或系统重置之后，微处理器必须执行通常储存在外部只读存储器(ROM)中的初始化代码。此代码即所谓的基本输入和输出系统(BIOS)码。BIOS负责系统等级的操作，如启动和测试系统硬件。这部份代码称为通电自检(POST)。BIOS亦可负责在辅助程序中加载和执行系统软件。除此之外，在正常的系统操作期间经由BIOS运转时间服务的使用，BIOS可管理系统的默认，或设定硬件条件和协助系统软件管理系统资源。与目前计算机系统相关的问题为在POST的例行启动和测试主系统内存之前，微处理器具有相对少的寄存器可用作堆栈或暂存存储器(scratchpad memory)。随计算机系统的复杂性持续增加，存储器的缺乏使得当要求BIOS码执行更多任务时BIOS码的写入将变得更加困难。因此，希望在POST执行时能够存取某些存储空间。在一实施例中，计算机系统包含有经由如北桥等的系统控制器而连接至系统内存的微处理器。如南桥等的外围总线控制器可经由第一外围总线而连接至系统控制器。一个或多个外围设备可经由第一外围总线而连接至系统控制器。除此之外，一个或多个外围设备可经由第二外围总线而连接至外围总线控制器。用于储存自举代码的存储器单元(memory unit)，如BIOS ROM，可经由用于储存自举代码的外围总线控制器而有效地连接至微处理器，从而使系统得以执行初始化程序。计算机系统包含有存储器存取控制器，用于在系统初始化期间控制缓冲存储器(其与外围设备的其中之一相关)的存取，从而能便利地将缓冲存储器用作堆栈或暂时(scratchpad)随机存取存储器(RAM)。在一特殊实施例中，与局域网络(LAN)控制器对应且以先进/先出(FIFO)方案而配置的缓冲存储器可在初始化期间有效地用作堆栈或暂时RAM。在其它实施例中，在系统启动期间可使用与其它外围设备相关的缓冲存储器。举例而言，在一实施例中，可将如与磁盘控制器相关的闪存的储存装置配置及使用做为堆栈或暂时RAM。图2是附图说明图1所示南桥的实施例的方块图。图3是图2所示集成LAN控制器的一个实施例的方块图。图4是图1所示计算机系统的另一个实施例的方块图。虽然本专利技术可接受各种改动及不同的形式，在此所示的附图仅是作为范例的特殊实施例，而且下面将详细说明这些实施例。可是，可以了解的是所示附图及详细说明并非用于将本专利技术限制于特定的形式，相反地，本专利技术涵盖全部落入由所附权利要求书范围所定义的精神和目的内的变动、等价方案及可选择方案。专利技术实施方案现参考图1，图中显示计算机系统50的一个实施例的方块图。此计算机系统包含有微处理器100，该微处理器100经由系统总线102而连接至系统控制器或北桥104。北桥104包含有存储器控制器114，该控制器114经由存储器总线106而连接至系统内存108。北桥104亦包含有AGP单元118，AGP单元118经由AGP总线110而连接至图形适配器112。北桥104还经由PCI总线控制器120而接口到PCI总线130上并对其进行控制。显示做为范例用微处理器100为例如PentiumTM或AthlonTM微处理器的x86微处理器。但应了解，根据本专利技术的系统可使用其它类型的微处理器。外围总线控制器或南桥140经由PCI总线控制器130而连接至北桥104。南桥140还经由ISA总线144而连接至各种外围148和BIOSROM146。当提供系统电源或系统重置时，微处理器100执行储存在BIOSROM146内的初始化代码。当微处理器100进行初始化或POST代码时，微处理器100尚无法使用系统内存108。如将在下文中进一步讨论的，在执行POST代码期间，微处理器100可存取对应于POST代码执行期间的外围设备的缓冲存储器。参考图2，图中显示南桥140的实施例。南桥140可能包含有许多集成装置，包含有连接至PCI总线130的PCI至ISA桥154，该PCI至ISA桥154包含有使PCI总线130和ISA总线144间时序同步的桥接逻辑；连接且控制ISA总线144的ISA总线控制器142。南桥亦包含有其它的PCI总线130外围控制器，如USB控制器156、EIDE控制器158和LAN控制器170。LAN控制器170包含有缓冲存储器(例如缓冲存储器200)。当系统处于正常操作模式，缓冲存储器200由LAN控制器170用来缓冲介于计算机系统50和连接至LAN控制器170的网络装置171之间的数据。在正常操作模式下，将缓冲存储器200配置为FIFO内存。在POST代码执行期间，计算机系统50运行于初始化模式且微处理器100使用缓冲存储器200做为堆栈或暂时RAM。POST代码可能包含有加载和储存指令，其指示在缓冲存储器200内的位置。如将在下文中进一步说明的，在POST代码执行期间，将配置储存单元(configuration storage unit)180配置成用于在初始化模式下操作。存储器存取控制器140允许响应由微处理器100所执行的初始化指令而存取在缓冲存储器200内的特定地址。当微处理器100完成POST代码的执行时，微处理器100即执行如加载和储存等指令，其将新的配置值储存在如LAN控制器170等的外围设备的配置储存单元180中。该新的配置值使得存储器存取控制器140重新配置由外围设备所使用的缓冲存储器(例如缓冲存储器200)。以下将根据图3提供与缓冲存储器200的重新配置相关的更详细说明。现参考图3，图中将更详细地显示图2中的集成LAN控制器170的范例性实施例。为简便起见，以相同的数字标记对应于图2的电路组件。PCI总线130经由PCI接口172而连接至LAN控制器170。缓冲存储器200同时与PCI接口172和通信接口174连接。在其内部，缓冲存储器200既包括发送FIFO204，也包括接收FIFO202。PCI接口172亦连接至存储器存取控制器140和配置储存单元180。存储器存取控制器140亦连接至FIFO控制器176和缓冲器管理程序单元178。缓冲存储器200的操作由配置储存单元180、存储器存取控制器140、FIFO控制器176、和缓冲器管理程序单元178联合控制。配置储存单元180包含有缓冲器配置信息，该缓冲器配置信息由存储器存取控制器140和FIFO控制器176用以确定是否将缓冲存储器200当做RAM或FIFO内存使用。配置储存单元180是可寻址的存储位置。在一实施例中，配置储存单元180是可寻址的寄存器。重置时，配置储存单元180包含有默认值，其在整个初始化模式操作下维持固定。这些默认值导致控制逻辑将缓冲存储器200配置为具有特殊地址的RAM，其可由微处理器100通过软件进行存取。在一实施例中，缓冲存储器200的存储位置指定为映像至系统内存地址空间内的特定位置。因此，当微处理器100执行指令，而该指令导致对特定地址的读取周期或写入周期时，由图1中的系统存储器控制器114将该读取或写入周期传递到PCI总线130上。图3中的存储器存取控制器190通过锁存该地址及允许在缓冲存储器200上执行读取或写入周期而响应对应于缓冲存储器200内特定位置的特定地址。在POST代码结束时，图1中的系统内存108是可供使用的。BIOS包含有本文档来自技高网...
【技术保护点】
一种计算机系统，包括：微处理器；第一存储器单元（ｍｅｍｏｒｙ ｕｎｉｔ），该第一存储器单元连接至所述微处理器，用于储存自举代码（ｂｏｏｔ ｃｏｄｅ），其中所述微处理器配置成当系统重置时执行所述自举代码；第二存储器单元，用于在正常操作模式下缓冲对应于外围设备的数据；配置储存单元（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｓｔｏｒａｇｅ ｕｎｉｔ），用于储存表示操作的初始化模式的配置控制信息；以及存储器存取控制器，连接至所述第二存储器单元和所述配置储存单元，其中在所述操作初始化模式期间，所述存储器存取控制器配置成响应由所述微处理器所执行的指令，控制对所述第二存储器单元内选定位置的存取。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：DE古利克，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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