【技术实现步骤摘要】
技术介绍
在电子计算机辅助设计(ECAD)软件系统中，集成电路设计规范和实施数据必须作为一组数据库记录来存储，并且根据运行所述软件的计算机的虚拟存储器的容量，这些记录具有某个有限的最大尺寸。此外，ECAD软件的执行时间一般随着设计的大小而增加。表示一个非常大的集成电路设计的数据可能太大而不能装入计算机的存储器中，或者用于设计或模拟整个设计所需的执行时间是不能接受的。当集成电路内的元件(即门)的数量和伴随的连接为几千万或几万万数量级时，尤其如此。分层分解或“分割”是一种可以用于减少大的集成电路设计规范的复杂性，使得存储器与/或用于完成设计所需的执行时间保持可以控制的技术，代替把设计表示为一个平面的数据库，把设计分割成片，通常被称为“块”，这些块可被独立地设计和检验。在给定的单层分层下，设计规范由一组块和这些块之间的顶层互连构成。在多层分层下，这些块本身由较小的子块及其互连构成。层次分解也可以由设计组简单地用作一种组织工具，作为在若干个设计者当中分割一个设计项目的方法。不过，由设计组按照设计规范提出的这种逻辑分层不必和用于划分所述设计以便执行所用的物理分层相同。通常是，...
【技术保护点】
一种用于在进行集成电路设计中预算定时的方法，所述电路设计具有寄存器单元和组合逻辑单元，并具有按层次被分解成顶层和多个块的一种表示，所述多个块中的至少一些能够被进一步按照层次分解，所述寄存器单元和组合逻辑单元具有至少一个单元引脚，所述块具有边界，所述块的边界由至少一个块引脚表示，所述方法包括：优化至少一个通路，所述通路通过一个块引脚，所述优化对于沿着所述至少一个通路的所有单元产生指派的增益；在所述至少一个通路上进行定时分析，所述定时分析使用所述指派的增益，以便产 生信号在所述块引脚的到达时间；以及借助于检查在所述块引脚的所述到达时间导出定时预算。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：蒂莫西M布尔克斯，迈克尔A瑞普，海密德萨沃扎，罗伯特M斯旺森，卡恩E瓦特拉，路卡斯梵金尼肯，
申请(专利权)人：美格马自动控制设计公司，
类型：发明
国别省市：US[美国]
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