存储器器件及其形成方法和存储器单元技术

存储器器件包括：存储器单元阵列，具有以行和列布置的多个存储器单元，存储器单元的每行与字线相关联，存储器单元的每列与位线和源极线相关联。每个存储器单元包括：存储器件，耦接至位线，存储器件响应于位线处的位线信号在第一电阻状态和第二电阻状态之间是可选择的；以及选择器件，与存储器件串联连接并且耦接至源极线，选择器件配置为响应于字线处的字线信号提供至存储器件的访问。存储器器件还包括：字线驱动器和位线驱动器。第一数量的源极线并联连接。本申请的实施例还涉及形成存储器器件的方法和存储器单元。

【技术实现步骤摘要】
存储器器件及其形成方法和存储器单元
本申请的实施例涉及存储器器件及其形成方法和存储器单元。
技术介绍
存储器器件用于在半导体器件和系统中存储信息。非易失性存储器器件即使在断电后也能够保留数据。非易失性存储器器件的实例包括闪存、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)和相变存储器(PCM)。MRAM、RRAM、FRAM和PCM有时称为新兴存储器器件。
技术实现思路
本申请的一些实施例提供了一种存储器器件，包括：存储器单元阵列，具有以多个行和多个列布置的多个存储器单元，存储器单元的每行与字线相关联，存储器单元的每列与位线和源极线相关联，其中，每个存储器单元包括：存储器件，耦接至所述位线，所述存储器件响应于所述位线处的位线信号在第一电阻状态和第二电阻状态之间是可选择的；以及选择器件，与所述存储器器件串联连接并且耦接至所述源极线，所述选择器件配置为响应于所述字线处的字线信号提供至所述存储器器件的访问；字线驱动器，耦接至所述字线并且配置为生成所述字线信号；位线驱动器，耦接至所述位线并且配置为生成所述位线信号；其中，第一数量的所述源极线并联连接。本申请的另一些实施例提供了一种形成存储器器件的方法，包括：提供以多个行和多个列布置的多个存储器单元，每个存储器单元具有串联连接的存储器器件和选择器件；提供多个字线，每个字线对应于所述多个行中的一个；提供多个位线，每个位线对应于所述多个列中的一个；提供多个源极线，每个源极线对应于所述多个列中的一个；以及并联连接所述第一数量的多个源极线。本申请的又一些实施例提供了一种存储器单元，包括：存储器器件，响应于位线信号在第一电阻状态和第二电阻状态之间是可选择的；以及晶体管，与所述存储器器件串联连接，所述晶体管配置为响应于位于所述晶体管的栅极处的字线信号提供至所述存储器器件的访问；以及多个源极线，连接至所述晶体管，其中，所述多个源极线彼此并联连接。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。另外，附图示出为本专利技术的实施例的实例，而不旨在限制本专利技术。图1是示出根据一些实施例的示例性存储器器件的框图。图2是示出根据一些实施例的图1的存储器单元的截面图。图3是示出根据一些实施例的用于确定要并联连接的源极线金属轨道的数量的方法的流程图。图4是示出根据一些实施例的并联连接的源极线金属轨道的结构图。图5是示出根据一些实施例的并联连接的源极线金属轨道的结构图。图6是示出根据一些实施例的并联连接的源极线金属轨道的结构图。图7是示出根据一些实施例的并联连接的源极线金属轨道的结构图。图8是示出根据一些实施例的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在存储器器件中，运载源极线信号的底部金属轨道通常更薄，与运载位线信号的上部金属轨道相比具有更小的间距。因此，运载源极线信号的金属轨道比运载位线信号的金属轨道具有更高的薄膜电阻(即，电阻率除以膜厚度)。位线和源极线之间的不平衡导致对相同列中的存储器单元产生不同的读取电流。根据本专利技术的一些方面，多个源极线金属轨道并联连接以减小薄膜电阻，从而改善位线和源极线之间的平衡。在一些实例中，并联连接的多个源极线金属轨道对应于存储器单元的不同的列。因此，当通过不同的字线信号选择位于相同列中的两个不同的存储器单元时，感测的读取电流彼此接近。可以基于位线金属轨道的薄膜电阻和源极线金属轨道的薄膜电阻确定要并联连接的源极线金属轨道的数量。图1是示出根据一些实施例的示例性存储器器件101的框图。在所示的实例中，此外，示例性存储器器件101包括存储器单元105、字线驱动器130、位线驱动器110和源极线驱动器120。此外，存储器单元105还包括存储器件107和选择器件109。在一些实施例中，存储器件可以是用于MRAM的磁阻材料。在一些实施例中，存储器件可以是用于RRAM的电阻材料。在一些实施例中，存储器件可以是用于PCM的相变材料。在一些实施例中，存储器件可以是用于DRAM的电容器。其他存储器类型在本专利技术的范围内。存储器单元105是形成存储器单元阵列的多个存储器单元105的一个实例。为了简单起见，图1中仅示出了存储器单元105；典型的存储器单元阵列将包括更多的存储器单元。多个存储器单元可以以行和/或列布置在存储器单元阵列内。位于存储器单元阵列的行内的存储器单元105可操作地耦接至字线(WL)，而位于存储器单元阵列的列内的存储器单元105可操作地耦接至位线(BL)和对应的源极线(SL)。多个存储器单元105分别与由字线(WL)和位线(BL)的交点限定的地址相关联。如上所述，存储器单元105包括存储器件107和选择器件109。字线驱动器130基于字线地址生成字线(WL)信号。字线(WL)信号提供至选择器件109。选择器件109基于字线(WL)信号选择性地导通或截止。在一些实施例中，选择器件109是n型选择器件。在一些实例中，选择器件109是n型场效应晶体管(FET)。选择器件109在字线(WL)信号处于逻辑高(即，“1”)时导通，而在字线(WL)信号处于逻辑低(即，“0”)时截止。在一些实施例中，选择器件109是p型选择器件。在一些实例中，选择器件109是p型FET。选择器件109在字线(WL)信号处于逻辑低时导通，并且在字线(WL)信号处于逻辑高时截止。存储器件107耦接至连接至位线驱动器110的位线。选择器件109耦接至连接至源极线驱动器120的源极线。通过激活字线，选择器件119导通，从而允许源极线耦接至存储器件107。这样，当激活字线时，存储器件107耦接在其对应的位线和源极线之间。存储器件107具有在低电阻状态和高电阻状态之间切换的电阻状态。电阻状态指示存储在存储器件107内的数据值(例如，“1”或“0”)本文档来自技高网...

【技术保护点】
1.一种存储器器件，包括：/n存储器单元阵列，具有以多个行和多个列布置的多个存储器单元，存储器单元的每行与字线相关联，存储器单元的每列与位线和源极线相关联，其中，每个存储器单元包括：/n存储器件，耦接至所述位线，所述存储器件响应于所述位线处的位线信号在第一电阻状态和第二电阻状态之间是可选择的；以及/n选择器件，与所述存储器器件串联连接并且耦接至所述源极线，所述选择器件配置为响应于所述字线处的字线信号提供至所述存储器器件的访问；/n字线驱动器，耦接至所述字线并且配置为生成所述字线信号；/n位线驱动器，耦接至所述位线并且配置为生成所述位线信号，/n其中，第一数量的所述源极线并联连接。/n

【技术特征摘要】
20191031 US 62/928,645;20200925 US 17/032,6381.一种存储器器件，包括：
存储器单元阵列，具有以多个行和多个列布置的多个存储器单元，存储器单元的每行与字线相关联，存储器单元的每列与位线和源极线相关联，其中，每个存储器单元包括：
存储器件，耦接至所述位线，所述存储器件响应于所述位线处的位线信号在第一电阻状态和第二电阻状态之间是可选择的；以及
选择器件，与所述存储器器件串联连接并且耦接至所述源极线，所述选择器件配置为响应于所述字线处的字线信号提供至所述存储器器件的访问；
字线驱动器，耦接至所述字线并且配置为生成所述字线信号；
位线驱动器，耦接至所述位线并且配置为生成所述位线信号，
其中，第一数量的所述源极线并联连接。


2.根据权利要求1所述的存储器器件，其中，所述位线是第一金属轨道，并且所述源极线是第二金属轨道。


3.根据权利要求2所述的存储器器件，其中，所述第二金属轨道位于所述第一金属轨道的下方。


4.根据权利要求2所述的存储器器件，其中，所述第一金属轨道具有第一薄膜电阻，并且所述第二金属轨道具有第二薄膜电阻，并且基于所述第一薄膜电阻和所述第二薄膜电阻确定所述第一数量。

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【专利技术属性】
技术研发人员：林谷峰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71