芯片堆叠的半导体封装件及其制造方法技术

一种芯片堆叠的半导体封装件包括：第一芯片，其包括第一检测焊盘和第二检测焊盘；第二芯片，其设置在第一芯片上，第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘；以及第一介质和第二介质，第一介质设置在第一检测焊盘与第三检测焊盘之间以通过第一介质将第一检测焊盘连接到第三检测焊盘，第二介质与第一介质不同，第二介质设置在第二检测焊盘与第四检测焊盘之间以通过第二介质将第二检测焊盘连接到第四检测焊盘。

【技术实现步骤摘要】
芯片堆叠的半导体封装件及其制造方法相关申请的交叉引用本申请基于并要求于2019年6月25日在韩国知识产权局提交的韩国专利申请No.10-2019-0075789的优先权，该申请的公开内容以引用方式全部并入本文中。
本专利技术构思涉及一种半导体封装件及其制造方法，更具体地，涉及一种芯片堆叠的半导体封装件和制造该芯片堆叠的半导体封装件的方法。
技术介绍
在竖直方向上堆叠多个芯片(半导体芯片)的芯片堆叠的半导体封装件用于高容量、高性能且多功能的电子设备中。在通过在第一芯片上堆叠第二芯片来制造芯片堆叠的半导体封装件的在线工艺期间，堆叠质量需要通过测量第一芯片与第二芯片之间的堆叠精度或者测量或检测第一芯片与第二芯片之间的接合间隙来评估。芯片堆叠的半导体封装件的可靠性可取决于堆叠质量。
技术实现思路
本专利技术构思提供了一种芯片堆叠的半导体封装件，在该芯片堆叠的半导体封装件中，可以测量第一芯片与第二芯片之间的堆叠精度或者第一芯片与第二芯片之间的接合间隙。本专利技术构思提供了一种制造前述芯片堆叠的半导体封装件的方法。根据本公开的一方面，提供了一种芯片堆叠的半导体封装件，包括：第一芯片，其包括第一检测焊盘和第二检测焊盘；第二芯片，其设置在第一芯片上，第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘；以及第一介质和第二介质，第一介质设置在第一检测焊盘与第三检测焊盘之间，以通过第一介质将第一检测焊盘连接到第三检测焊盘，第二介质与第一介质不同，第二介质设置在第二检测焊盘与第四检测焊盘之间，以通过第二介质将第二检测焊盘连接到第四检测焊盘。根据本公开的另一方面，提供了一种芯片堆叠的半导体封装件，包括：第一芯片，其包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子，第一测试端子电连接到第一检测焊盘，第二测试端子电连接到第二检测焊盘；以及第二芯片，其设置在第一芯片上，并且在第一芯片与第二芯片之间具有间隙，并且第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘，其中，第三检测焊盘与第一检测焊盘重叠，并通过介质连接到第一检测焊盘，其中，第四检测焊盘通过介质不连接到第二检测焊盘，其中，第四检测焊盘经由导电线电连接到第三检测焊盘，其中，第一测试端子和第二测试端子被构造为测量第二检测焊盘与第四检测焊盘之间的电容。根据本公开的另一方面，提供了一种芯片堆叠的半导体封装件，包括：第一芯片，其包括第一连接构件和第一芯片焊盘，第一连接构件分别设置在硅通孔中的每一个的一个表面上并电连接到硅通孔，第一芯片焊盘分别位于硅通孔中的每一个的另一表面上并电连接到硅通孔；第二芯片，其位于第一芯片上，并包括电连接到第一芯片焊盘的第二连接构件，其中，第二连接构件包括凸块和第二芯片焊盘；以及密封剂，其被构造为密封第一芯片与第二芯片之间的第二连接构件之间和第一芯片焊盘之间的空间，其中，第一芯片焊盘中的第一第一芯片焊盘形成第一检测焊盘，第一芯片焊盘中的第二第一芯片焊盘形成第二检测焊盘，其中，第二芯片焊盘中的第一第二芯片焊盘形成连接到第一检测焊盘的第三检测焊盘，第二芯片焊盘中的第二第二芯片焊盘形成第四检测焊盘，其中，第四检测焊盘不连接到第二检测焊盘，并且其中，第四检测焊盘经由导电线电连接到第三检测焊盘。根据本公开的另一方面，提供了一种制造芯片堆叠的半导体封装件的方法，所述方法包括：设置包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子的第一芯片，第一测试端子电连接到第一检测焊盘，第二测试端子电连接到第二检测焊盘；在第一芯片上堆叠第二芯片，并且在第一芯片与第二芯片之间具有间隙，其中，第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘；将第三检测焊盘布置为与第一检测焊盘重叠并通过第一介质将第一检测焊盘与第三检测焊盘连接；在第四检测焊盘与第二检测焊盘之间设置第二介质，第二介质与第一介质不同；经由导电线将第四检测焊盘电连接到第三检测焊盘；以及通过利用第一测试端子和第二测试端子来测量第二检测焊盘与第四检测焊盘之间的电容。根据本公开的另一方面，提供了一种用于测试芯片堆叠的半导体封装件的测试设备，所述芯片堆叠的半导体封装件包括第一芯片和第二芯片，第一芯片包括第一检测焊盘和第二检测焊盘，第二芯片堆叠在第一芯片上，并且在第一芯片与第二芯片之间具有间隙，并且第二芯片包括第三检测焊盘和第四检测焊盘，第三检测焊盘面对第一检测焊盘，并且在第三检测焊盘与第一检测焊盘之间具有第一介质，第四检测焊盘面对第二检测焊盘，并且在第四检测焊盘与第二检测焊盘之间具有第二介质，所述测试设备包括：存储器，其存储一个或多个指令；以及一个或多个处理器，其被构造为执行所述一个或多个指令，以：将第一电压施加到第一检测焊盘；在第二检测焊盘处测量第二电压，第二电压与通过第一检测焊盘、第三检测焊盘、第四检测焊盘和第二检测焊盘传播的第一电压对应；并且基于第二电压来获得第二检测焊盘与第四检测焊盘之间的电容。附图说明通过结合附图的下面的详细描述，将更清楚地理解本专利技术构思的示例性实施例，在附图中：图1和图2是用于解释根据本专利技术构思的实施例的芯片堆叠的半导体封装件的基本结构、以及通过利用该基本结构来检测芯片之间的堆叠精度和接合间隙的方法的图；图3是用于解释通过图1和图2的芯片堆叠的半导体封装件来测量电容的图；图4A至图4C是用于解释图1和图2的芯片堆叠的半导体封装件的堆叠精度的平面图；图5A至图5C是用于解释图1和图2的芯片堆叠的半导体封装件的接合间隙的截面图；图6和图7是根据本专利技术构思的实施例的芯片堆叠的半导体封装件的布局图；图8和图9是根据本专利技术构思的实施例的芯片堆叠的半导体封装件的布局图；图10A和图10B是示出了根据本专利技术构思的实施例的芯片堆叠的半导体封装件的芯片焊盘和检测焊盘的形状和尺寸的平面图；图11是根据本专利技术构思的实施例的芯片堆叠的半导体封装件的截面图；图12A至图12G是用于解释制造图11的芯片堆叠的半导体封装件的方法的截面图；图13和图14是分别包括根据本专利技术构思的实施例的芯片堆叠的半导体封装件的半导体封装件系统的截面图；图15和图16是根据本专利技术构思的实施例的芯片堆叠的半导体封装件的截面图；图17A至图17G是用于解释制造图15的芯片堆叠的半导体封装件的方法的截面图；以及图18和图19是根据本专利技术构思的实施例的半导体封装件系统的截面图。具体实施方式现在将参照示出了本专利技术构思的示例性实施例的附图来更加充分地描述本专利技术构思。可以实施一个实施例，或者可以结合并实施多个实施例。然而，本专利技术构思不限于这些实施例。在本文的描述中，诸如“第一”、“第二”的术语用来将构件区分开，并且不用于限制构件自身或表示特定次序。另外，位于构件“上”、“顶部”、“底部”或“侧边”的描述表示相对位置关系，而不是表示诸如与该构件直接接触或在另一构件与该构件之间的界面处引入该另一构件的特定本文档来自技高网...

【技术保护点】
1.一种芯片堆叠的半导体封装件，包括：/n第一芯片，其包括第一检测焊盘和第二检测焊盘；/n第二芯片，其设置在所述第一芯片上，所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘；以及/n第一介质和第二介质，所述第一介质设置在所述第一检测焊盘与所述第三检测焊盘之间，以通过所述第一介质将所述第一检测焊盘连接到所述第三检测焊盘，所述第二介质与所述第一介质不同，所述第二介质设置在所述第二检测焊盘与所述第四检测焊盘之间，以通过所述第二介质将所述第二检测焊盘连接到所述第四检测焊盘。/n

【技术特征摘要】
20190625 KR 10-2019-00757891.一种芯片堆叠的半导体封装件，包括：
第一芯片，其包括第一检测焊盘和第二检测焊盘；
第二芯片，其设置在所述第一芯片上，所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘；以及
第一介质和第二介质，所述第一介质设置在所述第一检测焊盘与所述第三检测焊盘之间，以通过所述第一介质将所述第一检测焊盘连接到所述第三检测焊盘，所述第二介质与所述第一介质不同，所述第二介质设置在所述第二检测焊盘与所述第四检测焊盘之间，以通过所述第二介质将所述第二检测焊盘连接到所述第四检测焊盘。


2.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一介质为焊料凸块，并且所述第二介质为底部填充物或密封剂。


3.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第三检测焊盘和所述第四检测焊盘经由所述第二芯片中的导电线彼此连接。


4.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片包括：
芯片区域，所述第一检测焊盘和所述第二检测焊盘设置在所述芯片区域上，
划线区域，其与所述芯片区域相邻，以及
多条导电线，其形成在所述划线区域上，并被构造为电连接所述第一检测焊盘和所述第二检测焊盘。


5.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片包括：
芯片区域，所述第一检测焊盘和所述第二检测焊盘设置在所述芯片区域上，
划线区域，其与所述芯片区域相邻，
第一测试端子，其经由形成在所述划线区域上的第一导电线电连接到所述第一检测焊盘，以及
第二测试端子，其经由形成在所述划线区域上的第二导电线电连接到所述第二检测焊盘。


6.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片还包括：多个第一芯片焊盘，其中，所述第一检测焊盘和所述第二检测焊盘的各自的平面尺寸大于所述多个第一芯片焊盘中的每一个的平面尺寸，并且
其中，所述第二芯片还包括：多个第二芯片焊盘，其中，所述第三检测焊盘和所述第四检测焊盘的各自的平面尺寸大于所述多个第二芯片焊盘中的每一个的平面尺寸。


7.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积指示堆叠精度，并且其中，所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积为所述第二检测焊盘或所述第四检测焊盘的面积的39％至100％。


8.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片与所述第二芯片之间的接合间隙为所述第二检测焊盘与所述第四检测焊盘之间的参考接合间隙的1/2至3/2。


9.一种芯片堆叠的半导体封装件，包括：
第一芯片，其包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子，所述第一测试端子电连接到所述第一检测焊盘，并且所述第二测试端子电连接到所述第二检测焊盘；以及
第二芯片，其设置在所述第一芯片上，并且在所述第一芯片与所述第二芯片之间具有间隙，并且所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘，
其中，所述第三检测焊盘与所述第一检测焊盘重叠，并通过介质连接到所述第一检测焊盘，
其中，所述第四检测焊盘通过所述介质不连接到所述第二检测焊盘，
其中，所述第四检测焊盘经由导电线电连接到所述第三检测焊盘，并且
其中，所述第一测试端子和所述第二测试端子被构造为测量所述第二检测焊盘与所述第四检测焊盘之间的电容。


10.根据权利要求9所述的芯片堆叠的半导体封装件，其中，所述第一检测焊盘和所述第二检测焊盘构成第一检测焊盘组，并且所述第一检测焊盘组包括彼此分开的第一子检测焊盘组和第二子检测焊盘组，并且
所述第三检测焊盘和所述第四检测焊盘构成第二检测焊盘组，并且所述第二检测焊盘组包括彼此分开...

【专利技术属性】
技术研发人员：金孝恩，赵庸会，徐善京，延承勋，韩相旭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR