一种半导体对准结构和制造方法及其掩膜版组技术

本发明专利技术提供一种半导体对准结构和制造方法及其掩膜版组，其制造方法主要包括在衬底上形成多晶硅块，之后形成第一介质层并在多晶硅块的对应区域形成第一插塞，然后形成第二介质层并在第一插塞对应区域形成第二插塞。由于多晶硅块位于第一插塞的底部，使得第一插塞底部的硬度较硬，不易使第一插塞边缘下陷而形成沟槽；同时，由于在第一插塞上还形成了第二插塞，使得多晶硅块上各处的承重较为平均，避免了由于受重不均导致的平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。如此便解决了在保证金属层对位标记准确度的情况下提高金属层底部平坦度的问题。

【技术实现步骤摘要】
一种半导体对准结构和制造方法及其掩膜版组
本专利技术涉及半导体
，特别涉及一种半导体对准结构和制造方法及其掩膜版组。
技术介绍
目前在集成电路制作过程中，一个完整的芯片通常都需要经过数十次以上的光刻，通常除了第一次光刻以外，其余层的光刻均是以前面层所留下的图形进行对准。在现有技术中，通常利用EGA(增强全局对位)对对位标记进行识别，并且要求对位标记具有较好的信号对比度。一般的，可以利用形成的台阶、沟槽等作为光刻制程中的对准标记。评价对准标记的好坏有两个重要标准：其一、对准标记在工艺制程中具有稳定而良好的标记形貌；其二、利用对准标记进行对准时能够探测到较强的信号。对于不同工艺节点下的集成电路工艺，上述对位标记的信号对比度也会有所差别。以EF90(90纳米嵌入式闪存工艺平台)为例，如图1所示，在衬底10上依次形成第一金属层11和层间介质层(ILD)12，并在层间介质层12中形成导电插塞(CT)13，之后再以插塞13处的凹槽为对位标记形成图形化的第二金属层14。由于负载效应的关系，在用于EGA识别的对位标记处的层间介质层12厚度本文档来自技高网...

【技术保护点】
1.一种半导体对准结构的制造方法，其特征在于，所述半导体对准结构的制造方法包括：/n提供一衬底，在所述衬底上形成多晶硅层；/n对所述多晶硅层进行刻蚀，以在所述衬底上形成多晶硅块；/n形成第一介质层，所述第一介质层覆盖所述衬底和所述多晶硅块；/n对所述第一介质层进行刻蚀，以形成第一通孔，所述第一通孔的底部暴露出所述多晶硅块的表面；/n利用第一金属材料填充所述第一通孔，以形成第一插塞；/n形成第二介质层，所述第二介质层覆盖所述第一介质层和所述第一插塞；/n对所述第二介质层进行刻蚀，以形成第二通孔，所述第二通孔的底部暴露出所述第一插塞的表面；/n利用第二金属材料填充所述第二通孔，以形成第二插塞。/n

【技术特征摘要】
1.一种半导体对准结构的制造方法，其特征在于，所述半导体对准结构的制造方法包括：
提供一衬底，在所述衬底上形成多晶硅层；
对所述多晶硅层进行刻蚀，以在所述衬底上形成多晶硅块；
形成第一介质层，所述第一介质层覆盖所述衬底和所述多晶硅块；
对所述第一介质层进行刻蚀，以形成第一通孔，所述第一通孔的底部暴露出所述多晶硅块的表面；
利用第一金属材料填充所述第一通孔，以形成第一插塞；
形成第二介质层，所述第二介质层覆盖所述第一介质层和所述第一插塞；
对所述第二介质层进行刻蚀，以形成第二通孔，所述第二通孔的底部暴露出所述第一插塞的表面；
利用第二金属材料填充所述第二通孔，以形成第二插塞。


2.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述多晶硅块的厚度为


3.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第一介质层的厚度为：


4.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第二介质层的厚度为：


5.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第一通孔的孔径为3±1μm。


6.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第二通孔的孔径为1.5±0.5μm。


7.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述利用第一金属材料填充所述第一通孔，以形成第一插塞的方法包括：利用第一金属材料填充所述第一通孔，以形成第一金属层，所述第一金属层与所述第二...

【专利技术属性】
技术研发人员：陈宏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31