电子元件的检测系统技术方案

本实用新型专利技术公开一种用来判断电子元件的接脚是否适当地耦接于组装电路板的检测系统与方法。该检测系统包括测试信号源、信号感应单元、信号处理单元、分析单元以及具有边界扫描功能的集成电路，其中，具有边界扫描功能的集成电路连接至测试信号源与待测元件，信号处理单元连接至信号感应单元与分析单元。该待测元件接收具有边界扫描功能的集成电路所传送的测试信号，而信号感应单元上的感应片则会根据该测试信号对应产生感应信号。接着，感应信号通过信号处理单元被传送至分析单元，并由分析单元判断待测元件的接脚与配置有待测元件的组装电路板之间是否正确连接。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术关于一种检测系统及其方法，尤其是一种检测待测元 件的接脚与组装电路板间是否正确连接的检测系统及其方法。
技术介绍
在组装电路板(Print Circuit Board Assembly, PCBA)的测试中， 在生产线前端测试时，相当重要的一个步骤即为检査印刷电路板 (Print Circuit Board)上的每一颗集成电路(Integrated Circuits, ICs) 或连接器(Connectors)等电子元件，是否稳固并正确地连接至印刷 电路板上，这样的测试可减少后端功能测试(Functional Test)时所发 生的不良，并有效检测出前端的制造缺陷(ManufactureDefects)。在 众多检测仪器中，非接触式的自动光学检测(Automatic Optical Inspection, AOI)已逐渐取代传统人工的检测。使用自动光学检测技 术，不但可减少人工检验的负担与人为疏失，更可提高检测速度，但 其无法检测被元件主体所遮蔽的脚位连接是否正确，如锡球栅阵列封 装(Ball Grid Array, BGA)其脚位即被元件主体所遮蔽，虽然自动 X射线检测(Automatic X-Ray Inspection, AXI)可弥补上述技术的 缺点，但其投入的开发成本较高。在线测试机(In-CircuitTester, ICT) 需针对不同的待测物(Device Under Test, DUT)另外制作不同的治 具(Fixture),治具上的探针(Probe)可对组装电路板上面的集成电 路进行供电测试，除了可实现全面性的检测，测试速度快及故障定位 准确也是其优点，而测试涵盖率(Test Coverage Rate)也比自动光学 检测及自动X射线检测技术高。—般在线测试机采用所谓的制造缺陷分析仪(Manufacture Defect Analyzer, MDA)以自动并快速地找出分布在印刷电路板上的电子元件因前端制造造成的元件损毁、元件短路、元件空焊、元件错件等制 造错误，但该制造缺陷分析仪只针对模拟元件的测试方式占有优势，对于数字电路的测试，可结合边界扫描(Boundaiy-Scan)测试，以达到较完整的测试。边界扫描测试即所谓的JTAG测试或称为正EE 1149.1，该技术由联合测试行动小组(Join Test Action Group, JTAG)于1988年向IEEE委员会提出，于1990年完成标准测试存取端口及边界扫描架构(IEEE std.1149.1-1900 Standard Test Access Port and Boundary-Scan Architecture)的规格。传统上，对于组装电路板制造不良所采取的测 试方式为利用治具上的探针与待测物上的测试点接触，再由在线测试 机产生信号，经测试点至各待测零件执行测试操作。然而随着组装电 路板的复杂度增加，如CPU、 ASIC、 CHIPSET等脚位增加、间距縮 小，以及产品日益要求轻薄短小，使得待测物上可预留的测试点越来 越少，以致降低可测率，而边界扫描测试即为针对该问题所发展的对 策之一，现在许多集成电路都内建边界扫描电路，以使其易于测试。 该检测方法依序扫描集成电路元件的全部输入及输出接脚，获取输入 及输出接脚的测试数据，由此测试元件内部的功能，或检测集成电路 与印刷电路板间的连接是否正确。请参阅图1，集成电路A 10与集 成电路B 20分别具备边界扫描功能电路，内含四个基本硬件元件， 分别为测试存取端口 (Test Access Port, TAP) 30、测试存取端口控 制器(TAP Controller) 40、指令寄存器38 (Instruction Register, IR)、 数据寄存器(Data Register, DR)，其中测试存取端口、测试存取端 口控制器、指令寄存器及部分数据寄存器在边界扫描规格中是必要的 硬件元件，而数据寄存器中只有边界扫描寄存器(Boundary-Scan Register) 50及旁路寄存器36 (Bypass Register)是必要的寄存器， 其余寄存器则非必要使用。除了内部核心电路28之外，在集成电路 接脚与核心电路之间配置了边界扫描电路胞(Boundary Scan Cell, BSC) 55，这些电路胞相当于探针内建于集成电路中，电路胞连接成串即为边界扫描寄存器，在测试存取端口中我们可以使用至少四支边 界扫描脚位，分别为测试数据输出42 (Test data ouput， TDO)、测试数据输入44 (Test data input, TDI)、观!l试时钟46 (Test clock, TCK)、 测试模式选择48 (Test mode select, TMS)，通过集成电路所内建的 测试存取端口控制器进行控制及传送测试数据，第五支脚位是测试重 置47 (Test Reset, TRST)，并非必要使用。我们可利用集成电路A 的测试数据输入脚位32a以串行(serial)输入方式将测试的数据移位 (shift)至边界扫描电路胞，电路胞之间可借由移位传递测试数据， 由集成电路A的测试数据输出脚位32b，以串行输出方式将测试数据 传递至集成电路B的测试数据输入脚位34a,集成电路B的电路胞将 测试数据移位后，最后可在集成电路B的测试数据输出脚位34b观 察测试数据经移位后的结果，如此即完成一扫描链(Scanchain)0集 成电路A与集成电路B于印刷电路板60的连接测试以及互连测试， 可于集成电路A在测试数据移位至输出接脚32b的电路胞时，以并 行输出(parallel)方式将电路胞所暂存的测试数据通过输出接脚32b 传递至印刷电路板的导线，并通过导线将测试数据传递至集成电路B 的输入接脚34a，此时集成电路B的电路胞可以并行输入的方式获取 输入接脚34a上的测试数据至电路胞，经移位后可由输出脚位34b比 对观察之前经由集成电路A的输入脚位32a所给予的测试数据，若 测试数据与原来所给予的相同，即可表示集成电路A与集成电路B 之间的连接正常，以及集成电路A与集成电路B的部分脚位与印刷 电路板连接正常，反之，可计算测试数据的移位次数来判断集成电路 A与集成电路B的某脚位连接异常，对于单一集成电路的边界扫描测 试也可以串行及并行交互使用的方式来完成测试目的。边界扫描测试技术可进行测试集成电路内部的功能或测试被安 装在印刷电路板的连接是否正确，以该技术进行测试时，需通过具有 边界扫描功能的集成电路进行传递测试信号，因此该集成电路以能支 持该测试技术为前提，边界扫描测试技术主要是为了解决集成电路因 制造导致不易测试的问题而设计的一种测试方法。除了可减少治具的 探针数量外，对于微小的接脚也可轻易地达成测试目的。对于集成电路或连接器与印刷电路板间连接的测试，电容耦合检 测法(Capacitive Coupling Test)则是一个相当便利、可靠、非向量5(Vector-less)模式且非破坏性接触的测试法。该检测方法利用集成 电路的连接导线(Lead frame)与外加感应电极片(SensorPlate)间 所形成的等效感应电容，使集成电路的连接导本文档来自技高网...

【技术保护点】
一种电子元件的检测系统，其特征在于，包括：　　　　测试信号源；　　　　具有边界扫描功能的集成电路，接收测试信号；　　　　待测元件，以接收所述具有边界扫描功能的集成电路所传送的所述测试信号，其中该待测元件与组装电路板电性接触，且该组装电路板的信号线经由内层传输；以及　　　　分析单元，以判断所述待测元件的接脚与所述组装电路板构装间是否正确连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈家铭，蔡苏威，
申请(专利权)人：德律科技股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]