集成电路器件及其制造方法技术

提供了一种集成电路器件及其制造方法。所述集成电路器件包括：嵌入绝缘层；半导体层，位于所述嵌入绝缘层上，所述半导体层具有主表面和从所述主表面突出以在第一水平方向上延伸且彼此平行的多个鳍型有源区；分隔绝缘层，将所述半导体层分隔成在与所述第一水平方向相交的第二水平方向上彼此相邻的至少两个元件区域；位于所述多个鳍型有源区上的源极/漏极区；第一导电插塞，位于所述源极/漏极区上并电连接到所述源极/漏极区；掩埋轨道，穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及电力输送结构，布置在所述嵌入绝缘层中，所述电力输送结构与所述掩埋轨道接触并电连接到所述掩埋轨道。

【技术实现步骤摘要】
集成电路器件及其制造方法相关申请的交叉引用通过引用将于2019年5月20日在韩国知识产权局提交的、题为“IntegratedCircuitDeviceandMethodofManufacturingtheSame”(集成电路器件及其制造方法)的韩国专利申请No.10-2019-0059129整体合并于此。
本公开涉及集成电路器件和制造该集成电路器件的方法，更具体地，涉及具有电力输送网络的集成电路器件和制造该集成电路器件的方法。
技术介绍
随着电子技术的发展，集成电路器件的规模已经缩小。高度集成的集成电路器件不得不在小的区域内布置许多布线层，同时稳定地确保布线层之间的绝缘距离。
技术实现思路
根据实施例的一方面，提供了一种集成电路器件，其包括：嵌入绝缘层；半导体层，所述半导体层布置在所述嵌入绝缘层上，所述半导体层具有主表面，多个鳍型有源区从所述主表面突出，其中，所述多个鳍型有源区在由分隔绝缘层限定的多个元件区域中沿第一水平方向彼此平行延伸；位于所述多个鳍型有源区上的源极/漏极区；第一导电插塞，所述第一导电插塞位于所述源极/漏极区上并电连接到所述源极/漏极区；掩埋轨道，所述掩埋轨道穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及电力输送结构，所述电力输送结构布置在所述嵌入绝缘层中并与所述掩埋轨道接触以电连接到所述掩埋轨道。根据实施例的一方面，还提供了一种集成电路器件，其包括嵌入绝缘层；半导体层，所述半导体层布置在所述嵌入绝缘层上，所述半导体层具有从其突出的多个鳍型有源区，其中，所述多个鳍型有源区在由分隔绝缘层限定的多个元件区域中沿第一水平方向彼此平行延伸；栅极结构，所述栅极结构在所述半导体层上沿与所述第一水平方向相交的第二水平方向延伸，所述栅极结构包括具有栅极绝缘层和栅极线的堆叠结构；多个源极/漏极区，所述多个源极/漏极区在所述栅极结构的相对侧位于所述多个鳍型有源区上；第一导电插塞，所述第一导电插塞位于所述多个源极/漏极区上，所述第一导电插塞电连接到所述多个源极/漏极区中的至少一些源极/漏极区；掩埋轨道，所述掩埋轨道穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；电力输送结构，所述电力输送结构布置在所述嵌入绝缘层中并与所述掩埋轨道接触以电连接到所述掩埋轨道；后布线结构，所述后布线结构布置在所述嵌入绝缘层的与所述半导体层相对的下表面上，所述后布线结构电连接到所述电力输送结构；以及后布线间绝缘层，所述后布线间绝缘层部分地围绕所述后布线结构。根据实施例的一方面，还提供了一种制造集成电路器件的方法，所述方法包括：准备绝缘体上半导体(SOI)衬底，所述绝缘体上半导体(SOI)衬底包括顺序堆叠的基体衬底层、嵌入绝缘层和半导体层；通过部分地去除所述半导体层来形成限定多个元件区域的深沟槽；形成填充在所述深沟槽中的初步分隔绝缘层；形成穿过所述初步分隔绝缘层和所述半导体层的掩埋轨道孔、部分地填充在所述掩埋轨道孔的下部中的掩埋轨道和填充在所述掩埋轨道孔的上部中的初步覆盖绝缘层；通过去除所述基体衬底层来暴露所述嵌入绝缘层；以及在所述嵌入绝缘层中形成电力输送结构，所述电力输送结构与所述掩埋轨道接触。附图说明通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：图1A至图1C分别示出了根据实施例的集成电路器件的平面布局图和截面图；图2A至图19D示出了根据实施例的制造集成电路器件的方法中的各阶段的平面布局图和截面图；图20示出了根据实施例的集成电路器件的截面图；以及图21示出了根据实施例的集成电路器件的截面图。具体实施方式图1A是根据实施例的集成电路器件1的平面布局图。图1B和图1C分别是沿着图1A的线X1-X1'和线X2-X2'的截面图。参照图1A至图1C，集成电路器件1可以包括鳍式场效应晶体管(FinFET)器件。FinFET器件可以构成逻辑单元。逻辑单元可以包括多个电路元件，例如晶体管、电阻器等，并可以具有各种结构。逻辑单元可以是例如与(AND)、与非(NAND)、或(OR)、或非(NOR)、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟器(ELY)、滤波器(FIL)、多路复用器(MXT/MXIT)、OR/AND/INVERTER(OAI)、AND/OR(AO)、AND/OR/INVERTER(AOI)、D触发器、复位触发器、主从触发器、锁存器等，并且逻辑单元可以包括执行期望的逻辑功能的标准单元，例如计数器、缓冲器等。集成电路器件1可以包括半导体层110，半导体层110具有包括第一元件区域RX1和第二元件区域RX2的多个元件区域以及从半导体层110中的第一元件区域RX1和第二元件区域RX2向上突出的多个鳍型有源区FA。半导体层110可以具有在第一竖直高度LV1水平地(X-Y平面方向)延伸的主表面110M。多个鳍型有源区FA可以从半导体层110的主表面110M向上垂直地(Z方向)突出。半导体层110可以包括半导体材料(例如，Si)或化合物半导体材料(例如，SiGe、SiC、GaAs、InAs或InP)。半导体层110可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。多个鳍型有源区FA在第一水平方向(X方向)上布置且它们之间具有恒定的节距，并且多个鳍型有源区FA可以彼此平行地在第二水平方向(Y方向)上延伸。分隔绝缘结构112可以设置在鳍型有源区FA之间的区域中。分隔绝缘结构112的隔离层112a可以覆盖多个鳍型有源区FA的下部的相对的侧壁，例如，隔离层112a可以将每两个相邻的鳍型有源区FA彼此分隔开。在第一元件区域RX1和第二元件区域RX2中，多个鳍型有源区FA可以以鳍形在隔离层112a上方突出。深沟槽DT可以在第一元件区域RX1和第二元件区域RX2周围形成在半导体层110中，分隔绝缘结构112可以形成在深沟槽DT中。分隔绝缘结构112的分隔绝缘层112b可以填充深沟槽DT。掩埋轨道(buriedrail)150可以布置在掩埋轨道孔BRH中，掩埋轨道孔BRH穿过分隔绝缘层112b和半导体层110并延伸到嵌入绝缘层105。掩埋轨道150可以包括掩埋阻挡层152和掩埋导电层154。掩埋阻挡层152可以共形地覆盖掩埋轨道孔BRH的下部的内壁和底表面，掩埋导电层154可以填充掩埋轨道孔BRH的下部，同时覆盖掩埋阻挡层152。掩埋轨道孔BRH的下部填充有掩埋轨道150，并且掩埋轨道孔BRH的其余部分(即，位于掩埋轨道150上方的上部)可以填充有分隔绝缘结构112。即，分隔绝缘结构112的覆盖绝缘层112c可以填充掩埋轨道孔BRH的上部，即，覆盖绝缘层112c可以是填充掩埋轨道孔BRH的顶部的位于掩埋轨道150上方的上部。如图1A所示，第一元件区域RX1与第二元件区域RX2之间的填充有分隔绝缘层112b的深沟槽DT的第一宽度W1(例如，在深沟槽DT的相面对的侧壁之间沿第一水平方向(沿X方向)测量的)本文档来自技高网...

【技术保护点】
1.一种集成电路器件，所述集成电路器件包括：/n嵌入绝缘层；/n半导体层，所述半导体层位于所述嵌入绝缘层上，所述半导体层具有主表面和从所述半导体层的所述主表面突出以在第一水平方向上延伸且彼此平行的多个鳍型有源区；/n分隔绝缘层，所述分隔绝缘层将所述半导体层分隔成在与所述第一水平方向相交的第二水平方向上彼此相邻的至少两个元件区域；/n位于所述多个鳍型有源区上的源极/漏极区；/n第一导电插塞，所述第一导电插塞位于所述源极/漏极区上并电连接到所述源极/漏极区；/n掩埋轨道，所述掩埋轨道穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及/n电力输送结构，所述电力输送结构布置在所述嵌入绝缘层中，所述电力输送结构与所述掩埋轨道接触以电连接到所述掩埋轨道。/n

【技术特征摘要】
20190520 KR 10-2019-00591291.一种集成电路器件，所述集成电路器件包括：
嵌入绝缘层；
半导体层，所述半导体层位于所述嵌入绝缘层上，所述半导体层具有主表面和从所述半导体层的所述主表面突出以在第一水平方向上延伸且彼此平行的多个鳍型有源区；
分隔绝缘层，所述分隔绝缘层将所述半导体层分隔成在与所述第一水平方向相交的第二水平方向上彼此相邻的至少两个元件区域；
位于所述多个鳍型有源区上的源极/漏极区；
第一导电插塞，所述第一导电插塞位于所述源极/漏极区上并电连接到所述源极/漏极区；
掩埋轨道，所述掩埋轨道穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及
电力输送结构，所述电力输送结构布置在所述嵌入绝缘层中，所述电力输送结构与所述掩埋轨道接触以电连接到所述掩埋轨道。


2.如权利要求1所述的集成电路器件，其中，在所述至少两个元件区域之间的所述分隔绝缘层在所述第二水平方向上的第一宽度大于所述掩埋轨道在所述第二水平方向上的第二宽度。


3.如权利要求1所述的集成电路器件，其中，在所述掩埋轨道与所述电力输送结构之间的接触区域处，所述掩埋轨道在所述第二水平方向上的第三宽度小于所述电力输送结构在所述第二水平方向上的第四宽度。


4.如权利要求1所述的集成电路器件，所述集成电路器件还包括：隔离层，所述隔离层在所述半导体层上覆盖所述多个鳍型有源区中的每一个鳍型有源区的下部的相对的侧壁，所述掩埋轨道的上表面处于比所述隔离层的上表面的高度低的高度。


5.如权利要求4所述的集成电路器件，其中，所述掩埋轨道的所述上表面处于比所述半导体层的所述主表面的高度高的高度。


6.如权利要求4所述的集成电路器件，其中，所述掩埋轨道的所述上表面与所述半导体层的所述主表面处于相同的高度。


7.如权利要求1所述的集成电路器件，所述集成电路器件还包括：
多个栅极结构，所述多个栅极结构具有恒定的节距并在所述半导体层上沿所述第二水平方向延伸，所述多个栅极结构均具有包括栅极绝缘层和栅极线的堆叠结构；以及
至少一个第二导电插塞，所述至少一个第二导电插塞电连接到所述多个栅极结构中的相应的栅极结构的栅极线，所述至少一个第二导电插塞穿过位于相应的栅极线上的栅极遮盖层。


8.如权利要求7所述的集成电路器件，其中，所述至少一个第二导电插塞的上表面处于比所述第一导电插塞的上表面的高度高的高度。


9.如权利要求7所述的集成电路器件，所述集成电路器件还包括：覆盖绝缘层，所述覆盖绝缘层位于所述掩埋轨道与所述相应的栅极线之间，所述覆盖绝缘层使所述掩埋轨道与所述相应的栅极线电绝缘。


10.如权利要求9所述的集成电路器件，所述集成电路器件还包括：通路接触，所述通路接触穿过所述覆盖绝缘层并将所述第一导电插塞的下表面连接到所述掩埋轨道的上表面。


11.如权利要求1所述的集成电路器件，其中，所述掩埋轨道包括主轨道和至少一个具有连接到所述主轨道的下表面的通路结构的延伸轨道。


12.如权利要求11所述的集成电路器件，其中，所述主轨道的下表面所处的高度与所述半导体层的上表面的高度相同或低于所述半导体层的所述上表面的高度，并且所述主轨道的所述下表面的所述高度高于所述嵌入绝缘层的上表面的高度。

【专利技术属性】
技术研发人员：金元洪，姜泌圭，佐佐木雄一朗，林圣根，河龙湖，玄尚镇，金国桓，吴承河，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR