静电放电电路制造技术

一种静电放电电路，连接于输出入垫与第一节点之间。该静电放电电路包括：双向降压电路、触发电路与放电电路。该双向降压电路包括顺向路径以及逆向路径连接于该输出入垫与第二节点之间。该触发电路连接于该第二节点与该第一节点之间。该放电电路连接于该第二节点与该第一节点之间，且该放电电路还连接至该触发电路。当该输出入垫接收负静电放电冲击时，静电放电电流由该第一节点经由该放电电路与该逆向路径流向该输出入垫。当该输出入垫接收正静电放电冲击时，该静电放电电流由该输出入垫经由该顺向路径与该放电电路流向该第一节点。

Electrostatic discharge circuit

【技术实现步骤摘要】
静电放电电路
本专利技术是有关于一种电路，且特别是有关于一种静电放电(electrostaticdischarge，简称ESD)电路。
技术介绍
众所周知，在互补式金属氧化物半导体的集成电路(CMOSIC)制程中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(Gateoxidelayer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdownvoltage)降低，且半导体元件的PN接面(PNjunction)的崩溃电压也降低。为了避免集成电路(IC)在生产过程中被静电放电冲击(ESDzapping)所损伤，在集成电路(IC)内皆会制作ESD电路。ESD电路提供了静电放电电流路径(ESDcurrentpath)，以免静电放电流(ESDcurrent)流入IC内部电路而造成损伤。
技术实现思路
本专利技术系有关于一种静电放电电路，连接于输出入垫与第一节点之间。该静电放电电路包括：双向降压电路，包括顺向路径连接于该输出入垫与第二节点之间，以及逆向路径连接于该输出入垫与该第二节点之间；触发电路，连接于该第二节点与该第一节点之间；以及放电电路，连接于该第二节点与该第一节点之间，其中该放电电路还连接至该触发电路；其中，当该输出入垫接收负静电放电冲击时，静电放电电流由该第一节点经由该放电电路与该逆向路径流向该输出入垫；以及当该输出入垫接收正静电放电冲击时，该静电放电电流由该输出入垫经由该顺向路径与该放电电路流向该第一节点。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下。附图说明图1所绘示为本专利技术静电放电电路的第一实施例。图2A与图2B为第一实施例ESD电路接收到负静电放电冲击与正静电放电冲击的示意图。图3所绘示为本专利技术静电放电电路的第二实施例。图4A与图4B为第二实施例ESD电路接收到负静电放电冲击与正静电放电冲击的示意图。图5所绘示为本专利技术静电放电电路的第三实施例。图6所绘示为本专利技术静电放电电路的第四实施例。图7所绘示为本专利技术静电放电电路的第五实施例。具体实施方式在非易失性存储器的编程动作或者抹除动作时，编程电压(programvoltage)或者抹除电压(erasevoltage)会供应至非易失性存储器中用以编程存储单元或者抹除存储单元。通常，编程电压或者抹除电压都会超出半导体元件(semiconductorcomponent)的耐压，也就是说超过栅极氧化层的崩溃电压或者超过半导体元件的PN接面的崩溃电压。因此，在ESD电路的设计上需要格外小心，以防止ESD电路中的半导体元件接收到的电压超过其崩溃电压而损坏。请参照图1，其所绘示为本专利技术ESD电路的第一实施例。ESD电路100连接至内部电路140、输出入垫(Input/Outputpad，I/Opad)150与节点g。内部电路140接收供应电压Vdd，且内部电路140连接于节点g。输出入垫150接收第一电压Vpp，节点g接收第二电压Vss。第一电压Vpp由输出入垫150输入ESD电路100与内部电路140。第二电压Vss由节点g输入ESD电路100与内部电路140。另外，第二电压Vss可为接地电压。ESD电路100包括放电电路(dischargecircuit)110与触发电路(triggercircuit)120。触发电路120包括第一晶体管M1、第二晶体管M2、电阻R与电容器C。第一晶体管M1的第一端连接至输出入垫150，第一晶体管M1的第二端连接至节点a，第一晶体管M1的控制端连接至节点b。第二晶体管M2的第一端连接至节点a，第二晶体管M2的第二端连接至节点g，第二晶体管M2的控制端连接至节点b。电阻R的第一端连接至输出入垫150，电阻R的第二端连接至节点b。电容器C的第一端连接至节点b，电容器C的第二端连接至节点g。另外，放电电路110包括主晶体管Ma，主晶体管Ma的第一端连接至输出入垫150，主晶体管Ma的第二端与体极端(bodyterminal)连接至节点g，主晶体管Ma的控制端连接至触发电路120中的节点a。另外，主晶体管Ma内部有寄生二极管(parasiticdiode)Da。寄生二极管Da的阴极(cathodeterminal)连接于主晶体管Ma的第一端，阳极(anodeterminal)连接于主晶体管Ma的体极端(bodyterminal)。根据本专利技术的第一实施例，ESD电路100中包括第一静电放电电流路径(firstESDcurrentdischargepath)与第二静电放电电流路径(secondESDcurrentdischargepath)。其中，主晶体管Ma的第二端、寄生二极管Da与主晶体管Ma的第一端组合成为第一静电放电电流路径。再者，主晶体管Ma的第一端、主晶体管Ma的通道区域(channelregion)、主晶体管Ma的第二端组合成为第二静电放电电流路径。而触发电路120用来控制第二静电放电电流路径的开启与关闭。当内部电路140接收第一电压Vpp而正常运作时，代表ESD电路100未接收到静电放电冲击(ESDzapping)。举例来说，第一电压Vpp为+6V。此时，寄生二极管Da为逆向偏压(reversebias)，所以第一静电放电电流路径关闭。另外，在触发电路120中，节点b的电压为第一电压Vpp，使得第二晶体管M2的控制端接收第一电压Vpp而开启。因此，主晶体管Ma的控制端接收第二电压Vss而关闭，也就是第二静电放电电流路径关闭。换句话说，当输出入垫150接收+6V的第一电压Vpp时，代表ESD电路100未接收到静电放电冲击。此时，ESD电路100中的第一静电放电电流路径与第二静电放电电流路径都关闭。而内部电路140接收第一电压Vpp而正常运作。请参照图2A，其所绘示为第一实施例ESD电路接收到负静电放电冲击(negativeESDzapping)的示意图。当输出入垫150接收到负静电放电冲击时，寄生二极管Da为顺向偏压(forwardbias)，所以第一静电放电电流路径开启。因此，静电放电电流IESD由节点g经由寄生二极管Da流至输出入垫150。请参照图2B，其所绘示为第一实施例ESD电路接收到正静电放电冲击(positiveESDzapping)的示意图。当输出入垫150接收到正静电放电冲击时，第一供应电压Vpp快速上升，电容器C暂时短路并使得第一晶体管M1的控制端接收第二电压Vss而开启。因此，主晶体管Ma控制端接收第一电压Vpp而开启，并使得第二静电放电电流路径开启。换句话说，当输出入垫150接收到正静电放电冲击时，触发电路120会开启第二静电放电电流路径，且静电放电电流IESD由输出入垫150经由主晶体管Ma流至节点g。由以上的说明可知，当输出入垫150接收到静电放电冲击时，静电放电电流IESD会流经放电电路110而不会流经内部电路140，使得内部电路140受到ESD电路100的保护。...

【技术保护点】
1.一种静电放电电路，连接于输出入垫与第一节点之间，该静电放电电路包括：/n双向降压电路，包括顺向路径连接于该输出入垫与第二节点之间，以及逆向路径连接于该输出入垫与该第二节点之间；/n触发电路，连接于该第二节点与该第一节点之间；以及/n放电电路，连接于该第二节点与该第一节点之间，其中该放电电路还连接至该触发电路；/n其中，当该输出入垫接收负静电放电冲击时，静电放电电流由该第一节点经由该放电电路与该逆向路径流向该输出入垫；以及当该输出入垫接收正静电放电冲击时，该静电放电电流由该输出入垫经由该顺向路径与该放电电路流向该第一节点。/n

【技术特征摘要】
20190513 US 62/847,246;20200304 US 16/808,5641.一种静电放电电路，连接于输出入垫与第一节点之间，该静电放电电路包括：
双向降压电路，包括顺向路径连接于该输出入垫与第二节点之间，以及逆向路径连接于该输出入垫与该第二节点之间；
触发电路，连接于该第二节点与该第一节点之间；以及
放电电路，连接于该第二节点与该第一节点之间，其中该放电电路还连接至该触发电路；
其中，当该输出入垫接收负静电放电冲击时，静电放电电流由该第一节点经由该放电电路与该逆向路径流向该输出入垫；以及当该输出入垫接收正静电放电冲击时，该静电放电电流由该输出入垫经由该顺向路径与该放电电路流向该第一节点。


2.如权利要求1所述的静电放电电路，其中该顺向路径包括：至少一个二极管串接于该输出入垫与该第二节点之间，且当该输出入垫的电压大于该第二节点的电压时，该顺向路径上的该至少一个二极管为顺向偏压。


3.如权利要求2所述的静电放电电路，其中该逆向路径包括：至少一个二极管串接于该输出入垫与该第二节点之间，且当该输出入垫的电压大于该第二节点的电压时，该逆向路径上的该至少一个二极管为逆向偏压。


4.如权利要求3所述的静电放电电路，其中该放电电路包括主晶体管；该主晶体管的第一端连接至该第二节点；该主晶体管的第二端与体极端连接至该第一节点；该主晶体管的控制端连接至该触发电路；该主晶体管具有寄生二极管；该寄生二极管的阴极端连接至该主晶体管的该第一端；以及该寄生二极管的阳极连接至该主晶体管的该体极端。


5.如权利要求4所述的静电放电电路，其中该主晶体管为NMOS晶体管。


6.如权利要求4所述的静电放电电路，其中该触发电路包括：
第一晶体管，该第一晶体管的第一端连接至该第二节点，该第一晶体管的第二端连接至第三节点，该第一晶体管的控制端连接至第四节点；
第二晶体管，该第二晶体管的第一端连接至该第三节点，该第二晶体管的第二端连接至该第一节点，该第二晶体管的控制端连接至该第四节点；
电阻，该电阻的第一端连接至该第二节点，该电阻的第二端连接至该第四节点；以及
电容器，该电容器的第一端连接至该第四节点，该电容器的第二端连接至该第一节点；
其中，该第三节点连接至该主晶体管的该控制端。


7.如权利要求4所述的静电放电电路，其中该触发电路包括：
电容器，该电容器的第一端连接至该第二节点，该电容器的第二端连接至第三节点；
电阻，该电阻的第一端...

【专利技术属性】
技术研发人员：丁韵仁，赖致玮，吴易翰，林坤信，许信坤，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71