一种用于高压容限电路的静电保护结构制造技术

本发明专利技术涉及一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。本发明专利技术降低了触发电压，还可以解决了SCR的闩锁问题。

【技术实现步骤摘要】
一种用于高压容限电路的静电保护结构
本专利技术涉及集成电路设计
中的静电保护结构，特别是涉及一种用于高压容限电路的静电保护结构。
技术介绍
静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为可靠性的瓶颈。NMOS是最常用的一种ESD保护器件。图1为NMOS用作ESD保护的电路图，图2为对应的器件截面图。最下方可以为硅衬底(体硅工艺)或者埋氧层(SOI工艺)。NMOS用作ESD保护的工作原理：栅极接阴极，平时NMOS是关闭的。虚线为寄生器件。当阳极有正的ESD脉冲的时候，随着电压升高，漏极-P阱形成的反向PN结的漏电流也随之增大，同时由于寄生电容的存在，栅极会被耦合到一定的高电压使得NMOS沟道部分开启，沟道电流的增加也会有效增大P阱漏电流。这些漏电流流过寄生的P阱电阻，在P阱-源极之间形成电压降，当电压降超过0.7V是的该PN结正偏时，漏极-P阱-源极形成的寄生NPN管导通，可以泄放ESD电流。图3是常用来表征器件ESD能力的传输线脉冲(TLP)测试曲线。对于图1的NMOS用做ESD，其通常遇到的缺点在于电流能力不够大，表现在图3中就是It2不够大。在电路应用中，常常出现只有个别信号是高压信号，而大多数信号和电源都是低压的，这种情况称之为high-voltagetolerant(高电压容限)应用。此时在工艺实现上，许多工艺不会为了个别高压信号去开发高压器件，而往往希望只采用低压器件来进行电路设计，从而大幅度节约制造成本，而在这种情况下，为了电路性能考虑，低压NMOS栅极的直流耐压值较低，很容易被高压信号击穿，这就需要在设计时采用特别的电路设计方法来解决这一问题。上述情况使得高电压容限应用的ESD问题成为电路设计的一大瓶颈。晶闸管(SCR)是另一种常用的ESD保护器件。如图4所示，为传统结构的晶闸管截面图。其工作原理如下：当有正的ESD脉冲加到阳极时，N阱-P阱的反向PN结形成漏电流，随着正极电压的升高，漏电流也逐渐变大，当漏电流大到一定值时，N阱-P阱-N+(负极)所形成的寄生NPN管T2的基极-发射极(P阱-阴极)发生正偏，T2导通形成从N阱到阴极(N+)的电流，此电流使得寄生PNP管T1的发射极-基极(阳极-N阱)也发生正偏，T1随之导通，从而构成正反馈效应，形成从阳极到阴极的P-N-P-N低阻通路，也就是晶闸管开启了，从而泄放ESD电流，对其他被保护电路起到保护作用。晶闸管最大的优点是单位尺寸的放电能力大，ESD保护能力强。传统晶闸管的触发(开启)电压由N阱-P阱的反向击穿电压决定，而这个电压通常会非常高，因为阱的掺杂浓度很低，所以这一结构可以用在高电压容限应用的ESD保护设计(因为N阱-P阱的结不容易被高压信号击穿)。但是同样限制传统晶闸管广泛应用的一个比较大的弱点就是其触发电压过高，在图3中表现出来就是触发电压Vt1过大。而另外一个缺点是一旦导通后，回滞电压Vh和回滞电流Ih又非常低，因此在芯片中应用时，会有闩锁效应(Latchup)的风险，通常在闩锁测试时，Vh低于电源电压，同时Ih小于200mA，就会发生闩锁从而引发器件烧毁。为了降低触发电压Vt1，前人在工作中专利技术了低电压触发SCR结构(LVTSCR)。这一结构中，引入了嵌入的NMOS结构，与NMOS的ESD触发机理类似，栅极被耦合到较高电位使得NMOS沟道部分导通会有效增加漏电流。而N+/P阱的反向PN结引起的漏电流，由于N+浓度远高于N阱，相同反偏电压下，N+/P阱的漏电流也远大于N阱/P阱的漏电流。所以只需要更低的电压就能引发寄生三极管导通而最终形成P-N-P-N的正反馈通路。虽然LVTSCR触发电压Vt1较低，具备较强的放电保护能力，但是对于前面所说的闩锁效应(Latchup)的风险依然没有改善。另外由于栅极的存在，当用于高电压容限应用的ESD保护时，该低压栅极依然有击穿的风险，因此这也限制了LVTSCR结构的使用。
技术实现思路
本专利技术提供一种用于高压容限电路的静电保护结构，不仅可以降低触发电压，实现触发电压可调，还可以解决SCR的闩锁问题。本专利技术解决其技术问题所采用的技术方案是：提供一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区；所述第二掺杂区和第三掺杂区之间设置有MOS器件区，所述掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。所述第一阱区内设置有限流电阻。所述阳极所在的干路上设置有第二二极管。所述第二二极管的数量为多个，且依次串联。所述第二级NMOS结构的栅极和阴极之间还设有电阻。所述第一二极管的数量多于1个，且依次串联。所述电源电压端的电压为+3.3V。有益效果由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术不仅可以用于高电压容限电路的ESD保护，发挥SCR的放电能力强的特点，而且还可以解决SCR原本的闩锁问题。附图说明图1是现有技术中NMOS结构用作ESD保护电路的电路图；图2是现有技术中NMOS结构用作ESD保护电路的器件截面图；图3是现有技术中NMOS结构用作ESD保护电路的传输线脉冲(TLP)测试曲线图；图4是现有技术中的SCR的器件截面图；图5是现有技术中的LVTSCR的器件截面图；图6是本专利技术实施方式中的静电保护结构的器件截面图；图7是本专利技术实施方式中的静电保护结构的TLP曲线图。具体实施方式下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。本专利技术的实施方式涉及一种用于高压容限电路的静电保护结构，该结构基于现有的晶闸管静电保护结构，如图6所示，包括：衬底，该衬底可以是硅衬底，也可以是埋氧层；阱区层，位于半导体衬底或埋氧层上，该阱区层中相邻设置有N阱区和P阱区，其中，N阱区内设置有限流电阻R1；掺杂离子层，位于所述阱区层上，且设置有第一掺杂区1、第二掺杂区2和第三掺杂区3，其中，第一掺杂区1掺杂有N型离子，第二掺杂区2掺杂有P型离子，第三掺杂区3掺杂有P型离子。本实施方式在第二掺杂区2和第三掺杂区3之间设置有MOS器件区4，该MOS器件区4内引入有相互串联的第一级NMOS结构和第二级NMO本文档来自技高网...

【技术保护点】
1.一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。/n

【技术特征摘要】
1.一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。


2.根据权利要求1所述的...

【专利技术属性】
技术研发人员：单毅，董业民，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31