一种用于高压容限电路的静电保护结构制造技术

本发明专利技术涉及一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。本发明专利技术降低了触发电压，还可以解决了SCR的闩锁问题。

【技术实现步骤摘要】
一种用于高压容限电路的静电保护结构
本专利技术涉及集成电路设计
中的静电保护结构，特别是涉及一种用于高压容限电路的静电保护结构。
技术介绍
静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为可靠性的瓶颈。NMOS是最常用的一种ESD保护器件。图1为NMOS用作ESD保护的电路图，图2为对应的器件截面图。最下方可以为硅衬底(体硅工艺)或者埋氧层(SOI工艺)。NMOS用作ESD保护的工作原理：栅极接阴极，平时NMOS是关闭的。虚线为寄生器件。当阳极有正的ESD脉冲的时候，随着电压升高，漏极-P阱形成的反向PN结的漏电流也随之增大，同时由于寄生电容的存在，栅极会被耦合到一定的高电压使得NMOS沟道部分开启，沟道电流的增加也会有效增大P阱漏电流。这些漏电流流过寄生的P阱电阻，在P阱-源极之间形成电压降，当电压降超过0.7V是的该PN结正偏时，漏极-P阱-源极形成的寄生NPN管导通，可以泄放ESD电流。>图3是常用来表征器本文档来自技高网...

【技术保护点】
1.一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。/n

【技术特征摘要】
1.一种用于高压容限电路的静电保护结构，包括：衬底，所述衬底上设置有阱区层，所述阱区层中相邻设置有第一阱区和第二阱区；所述阱区层上设置有掺杂离子层，所述掺杂离子层包括第一掺杂区、第二掺杂区和第三掺杂区，所述第二掺杂区和第三掺杂区之间设置有MOS器件区，相邻的掺杂区之间，以及掺杂区与MOS器件区之间设置有隔离结构，其特征在于，所述MOS器件区内设置有相互串联的第一级NMOS结构和第二级NMOS结构，其中，所述第一级NMOS结构的漏极与阳极相连，且在与阳极相连的支路上设置有第一二极管，所述第一级NMOS结构的栅极接电源电压端；所述第二级NMOS结构的栅极和阴极相连。


2.根据权利要求1所述的...

【专利技术属性】
技术研发人员：单毅，董业民，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31