具有二极管及硅控整流器的半导体元件制造技术

本发明专利技术提供一种具有二极管及硅控整流器的半导体元件，包括：具有第一导电型的基底、具有第二导电型的阱区、具有第一导电型的第一掺杂区以及具有第二导电型的第二掺杂区。阱区设置于基底中。第一掺杂区设置于基底中。第二掺杂区设置于基底中。阱区与第一掺杂区形成第一PN结，阱区与基底形成第二PN结，基底与第二掺杂区形成第三PN结。第一PN结、第二PN结及第三PN结形成硅控整流器，且第一掺杂区与第三PN结形成二极管。

【技术实现步骤摘要】
具有二极管及硅控整流器的半导体元件
本专利技术涉及一种具有二极管及硅控整流器的半导体元件。
技术介绍
随着目前科技的高速发展，集成电路广泛用于电子装置中。静电放电(ElectroStaticDischarge，ESD)事件是导致集成电路损坏的主要问题之一。在现有的
中，常使用暂态电压抑制器(transientvoltagesuppressors，TVS)来进行静电放电防护。然而，由于暂态电压抑制器需承受大功率的能量，因此其旁路二极管必须设计具有大面积的PN结以耐受大功率的能量。当PN结的面积愈大，其寄生电容也愈大，进而导致操作速度变慢。另一方面，若选择小面积的二极管结构来降低寄生电容，元件的电阻值则会变大，使得元件的箝位电压(clampingvoltage)也随之变大，进而导致ESD保护能力下降。因此，如何提供一种兼具低电容、低箝位电压以及高ESD保护能力的半导体元件作为暂态电压抑制器(TVS)中的旁路二极管将成为重要的一门课题。
技术实现思路
本专利技术提供一种具有二极管及硅控整流器的半导体元件，以使本专利技术的半导体元件兼具低电容、低箝位电压以及高ESD保护能力。本专利技术提供一种具有二极管及硅控整流器的半导体元件，包括：具有第一导电型的基底、具有第二导电型的阱区、具有第一导电型的第一掺杂区以及具有第二导电型的第二掺杂区。阱区设置于基底中。第一掺杂区设置于基底中。第二掺杂区设置于基底中。阱区与第一掺杂区形成第一PN结，阱区与基底形成第二PN结，基底与第二掺杂区形成第三PN结。第一PN结、第二PN结及第三PN结形成硅控整流器，且第一掺杂区与第三PN结形成二极管。本专利技术提供的半导体元件，第一掺杂区的一部分位于阱区中。本专利技术提供的半导体元件，第二掺杂区与阱区及第一掺杂区分离设置于基底中。本专利技术提供的半导体元件，基底与阱区皆为电性浮置。本专利技术提供的半导体元件，第二掺杂区、基底至第一掺杂区形成二极管的电流路径。第二掺杂区、基底、阱区至第一掺杂区形成硅控整流器的电流路径。本专利技术提供的半导体元件，第一掺杂区包括第一子掺杂区以及第二子掺杂区。第二子掺杂区位于第一子掺杂区上。第一子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度。本专利技术提供的半导体元件，阱区具有彼此分离的第一阱区与第二阱区，第一掺杂区位于第一阱区及第二阱区之间，分别与第一阱区及第二阱区形成PN结，且第一掺杂区与基底接触。本专利技术提供的半导体元件，还包括位于基底中且具有第二导电型的第三掺杂区。第三掺杂区通过基底与阱区分离，且第一掺杂区位于第二掺杂区与第三掺杂区之间。基于上述，本专利技术将二极管及硅控整流器整合成为暂态电压抑制器(TVS)中的旁路二极管结构。此混合(hybrid)结构不仅具有二极管的小面积、低电容以及快速导通的优点，还兼具硅控整流器的高电流增益(highcurrentgain)与低箝位电压的特性，进而达到高ESD保护效果。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是依照本专利技术第一实施例的一种半导体元件的剖面示意图。图2是依照本专利技术第二实施例的一种半导体元件的剖面示意图。图3是依照本专利技术第三实施例的一种半导体元件的剖面示意图。图4是依照本专利技术第四实施例的一种半导体元件的剖面示意图。图5是依照本专利技术一实施例的一种静电放电防护元件的电路图。图6是依照本专利技术第五实施例的一种静电放电防护元件的剖面示意图。图7是依照本专利技术第六实施例的一种静电放电防护元件的剖面示意图。具体实施方式参照本实施例的附图以更全面地阐述本专利技术。然而，本专利技术亦可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大，并非实际比例。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。在以下的实施例中，当第一导电型为P型，第二导电型为N型；当第一导电型为N型，第二导电型为P型。在本实施例中，可以第一导电型为N型，第二导电型为P型为例来实施。但本专利技术并不以此为限。图1是依照本专利技术第一实施例的一种半导体元件的剖面示意图。请参照图1，第一实施例的半导体元件10包括基底100、阱区102、第一掺杂区104以及第二掺杂区106。在一实施例中，基底100可例如是半导体基底、半导体化合物基底或是绝缘层上有半导体基底(SemiconductorOverInsulator，SOI)。在本实施例中，基底100可具有第一导电型，其可例如是N型硅基底，且为电性浮置(electricallyfloating)。阱区102可具有第二导电型，且设置于基底100中。在一实施例中，阱区102的掺质例如是硼或是二氟化硼。举例来说，阱区102可以是P型阱区且为电性浮置。第一掺杂区104可具有第一导电型，且设置于阱区102旁的基底100中。具体来说，如图1所示，第一掺杂区104的一部分位于阱区102中，且与阱区102(物理上)接触。第一掺杂区104的另一部分则位于阱区102之外或外露于阱区102，且与基底100(物理上)接触。在本实施例中，第一掺杂区104包括第一子掺杂区103以及第二子掺杂区105位于第一子掺杂区103上。第一子掺杂区103的底面可低于阱区102的底面，但本专利技术不以此为限。在另一实施例中，第一子掺杂区103的掺杂浓度大于第二子掺杂区105的掺杂浓度。在替代实施例中，第一子掺杂区103与第二子掺杂区105的掺质例如是磷或是砷。第二掺杂区106可具有第二导电型，且与阱区102、第一掺杂区104分离设置于基底100中。在一实施例中，第二掺杂区106的掺质例如是硼或是二氟化硼。具体来说，如图1所示，第二掺杂区106通过基底100与阱区102分隔，且阱区102位于第一掺杂区104与第二掺杂区106之间。也就是说，与阱区102相同导电型的第二掺杂区106不会与阱区102接触；而与阱区102不同导电型的第一掺杂区104则会与阱区102接触。值得注意的是，阱区102与第一掺杂区104形成第一PN结，阱区102与基底100形成第二PN结，基底100与第二掺杂区106形成第三PN结。如图1所示，第一PN结、第二PN结及第三PN结形成具有三道PN结的硅控整流器结构140，而第一掺杂区104与第三PN结则是形成具有单一PN结的二极管结构130。在本实施例中，第一掺杂区104耦接至输出输入端IO；而第二掺杂区106则是耦接至接地端G。在此情况下，第二掺杂区106、基底100至第一掺杂区104可形成二极管130的电流路径110；而第二掺杂区106、基底100、阱区102至第一掺杂区104则是形成硅控整流器结构140的电流路径120。在替代实施例中，硅控整流器结构140的电流路径120比二极管结构130的电流路径110更靠近基底100的顶面。图2是依照本专利技术第二实施例的一种半导体元件的剖面示意图。请参照图2，第二实施例的半导体元件2本文档来自技高网...

【技术保护点】
1.一种具有二极管及硅控整流器的半导体元件，其特征在于，包括：/n基底，具有第一导电型；/n阱区，具有第二导电型，且设置于所述基底中；/n第一掺杂区，具有所述第一导电型，且设置于所述基底中；以及/n第二掺杂区，具有所述第二导电型，且设置于所述基底中，/n其中所述阱区与所述第一掺杂区形成第一PN结，所述阱区与所述基底形成第二PN结，所述基底与所述第二掺杂区形成第三PN结，/n其中所述第一PN结、所述第二PN结及所述第三PN结形成所述硅控整流器，且所述第一掺杂区与所述第三PN结形成所述二极管。/n

【技术特征摘要】
20190515 TW 1081166741.一种具有二极管及硅控整流器的半导体元件，其特征在于，包括：
基底，具有第一导电型；
阱区，具有第二导电型，且设置于所述基底中；
第一掺杂区，具有所述第一导电型，且设置于所述基底中；以及
第二掺杂区，具有所述第二导电型，且设置于所述基底中，
其中所述阱区与所述第一掺杂区形成第一PN结，所述阱区与所述基底形成第二PN结，所述基底与所述第二掺杂区形成第三PN结，
其中所述第一PN结、所述第二PN结及所述第三PN结形成所述硅控整流器，且所述第一掺杂区与所述第三PN结形成所述二极管。


2.根据权利要求1所述的半导体元件，其特征在于，其中所述第一掺杂区的一部分位于所述阱区中。


3.根据权利要求1所述的半导体元件，其特征在于，其中所述第二掺杂区与所述阱区、所述第一掺杂区分离设置于所述基底中。


4.根据权利要求1所述的半导体元件，其特征在于，其中所述基底与所述阱区皆为...

【专利技术属性】
技术研发人员：陈志豪，
申请(专利权)人：力智电子股份有限公司，
类型：发明
国别省市：中国台湾;71