三维垂直NOR闪速薄膜晶体管串制造技术

一种存储器结构，包括：半导体衬底上方形成的多晶硅的有源列，每个有源列包括一个或多个垂直NOR串，其中每一个NOR串具有共享局部源极线和局部位线的薄膜存储晶体管，局部位线由分段全局位线的一段连接到半导体衬底中提供的感测放大器。

【技术实现步骤摘要】
【国外来华专利技术】三维垂直NOR闪速薄膜晶体管串专利技术背景1.
本专利技术涉及高密度的存储器结构。特别是，本专利技术涉及由用水平字线互连的薄膜存储元件(诸如形成在垂直条中的薄膜存储晶体管)形成的高密度的存储器结构。2.相关技术的讨论在本公开中，描述了存储器电路结构。使用常规的制造过程，这些结构可以制造在平坦的半导体衬底(例如，硅晶片)上。为了便于清楚说明本说明，术语“垂直”是指垂直于半导体衬底的表面的方向，并且术语“水平”是指平行于半导体衬底的表面的任何方向。在现有技术中，已知许多高密度的非易失性存储器结构，诸如“三维垂直NAND串”。这些高密度存储器结构中的许多结构都使用由沉积的薄膜(例如，多晶硅薄膜)构成的薄膜存储晶体管来形成，并且组织成“存储器串”的阵列。一种类型的存储器串被称为NAND存储器串或简称为“NAND串”。一个NAND串包括许多串联的薄膜存储晶体管(TFT)。读取或编程任何串联TFT的内容需要激活该串中的所有串联TFT。薄膜NAND晶体管的电导率低于单晶硅中形成的NAND晶体管，因此，需要通过一长串NANDTFT传导的低读取电流导致相对较慢的读取存取速度(即，较长的延迟)。另一种类型的高密度存储器结构被称为NOR存储器串或“NOR串”。NOR串包括多个存储晶体管，每个存储晶体管都连接到共享源极区域和共享漏极区域。因此，NOR串中的晶体管是并联的，使得NOR串中的读取电流与通过NAND串的读取电流相比传导小得多的电阻。为读取或编程NOR串中的存储晶体管，只需激活该存储晶体管(即“导通”或传导)，NOR串中的所有其他存储晶体管可以保持休眠(即“断开”或不传导)。因此，NOR串允许更快地感测要读取的激活的存储晶体管。常规NOR晶体管是通过沟道热电子注入技术进行编程的，其中当将适当的电压应用到控制栅极上时，电子通过源极区域与漏极区域之间的电压差在沟道区域中加速并且电子被注入到控制栅极与沟道区域之间的电荷俘获层中。沟道热电子注入编程需要相对较大的电子电流流过沟道区域，从而限制了可以并行编程的晶体管的数目。不同于通过热电子注入进行编程的晶体管，在通过Fowler-Nordheim隧穿或通过直接隧穿进行编程的晶体管中，电子是通过高电场从沟道区域注入到电荷俘获层的，该高电场应用在控制栅极与源极和漏极区域之间。Fowler-Nordheim隧穿和直接隧穿的效率比沟道热电子注入的效率高了几个数量级，而允许大量的并行编程；然而，这样的隧穿更易于受到程序干扰条件的影响。于2011年3月11日提交并2014年1月14日发布的H.TLue的题为“三维NOR阵列的存储器架构(MemoryArchitectureof3DNORArray)”的美国专利8,630,114中公开了三维NOR存储器阵列。于2015年9月21日提交并于2016年3月24日公开的HaibingPeng的题为“三维非易失性NOR型闪速存储器(Three-DimensionalNon-VolatileNOR-typeFlashMemory)”的美国专利申请出版物US2016/0086970A1公开了包括由基本NOR存储器组的阵列构成的非易失性NOR闪速存储器装置，该基本NOR存储器组的阵列中，单独存储单元沿平行于半导体衬底的水平方向堆叠，其中源极和漏极电极由位于导电沟道一侧或两个相对侧的所有场效应晶体管共享。三维垂直存储器结构例如在于2013年1月30日提交并于2014年11月4日发布的Alsmeier等人的题为“紧凑三维垂直NAND及其制造方法(CompactThree-DimensionalVerticalNANDandMethodsofMakingThereof)”的美国专利8,878,278(“Alsmeier”)中公开。Alsmeier公开了各种类型的高密度NAND存储器结构，诸如“TB单元阵列晶体管”(TCAT)NAND阵列(图1A)，“管状比特成本可扩展”(P-BiCS)闪速存储器(图1B)和“垂直NAND”存储器串结构。同样，于2002年12月31日提交并于2006年2月28日发布的Walker等人的题为“制造合并串联晶体管串的可编程存储器阵列结构的方法(MethodforFabricatingProgrammableMemoryArrayStructuresIncorporatingSeries-ConnectedTransistorStrings)”的美国专利7,005,350(“WalkerI”)也公开了许多三维高密度NAND存储器结构。于2005年8月3日提交和2009年11月3日发布的Walker的题为“双栅极装置和方法(Dual-GateDeviceandMethod)”的美国专利7,612,411(“WalkerII”)公开了一种“双栅极”存储器结构，其中公共有源区域在公共有源区域的相对侧上形成的两个NAND串中用作单独控制的存储元件。于2011年3月11日提交并于2014年1月14日发布的H.TLue的题为“三维NOR阵列的存储器架构(MemoryArchitectureof3DNORArray)”的美国专利8,630,114中公开了三维NOR存储器阵列。在2009年VLSI研讨会技术数字的技术论文集的第188-189页出版的W.Kim等人的文献“多层垂直栅极NAND闪存克服了TB密度存储的堆叠限制(Multi-layeredVerticalgateNANDFlashOvercomingStackingLimitforTerabitDensityStorage)”(“Kim”)中，公开了一种三维存储结构，其包括受垂直多晶硅栅极控制的水平NAND串。在2010年VLSI研讨会技术数字的技术论文集的第131-132页出版的H.T.Lue等人的文献“使用无结埋入式沟道BE-SONOS装置的高度可扩展的8层三维垂直栅极(VG)TFTNAND闪存(AHighlyScalable8-Layer3DVertical-gate(VG)TFTNANDFlashUsingJunction-FreeBuriedChannelBE-SONOSDevice)”中，公开了另一种三维存储结构，其还包括具有垂直多晶硅栅极的水平NAND串。图1a示出了现有技术中的三维垂直NAND串111和112。图1b示出了现有技术中的三维垂直NAND串的基本电路表示140。具体而言，图1a的垂直NAND串111和112及其电路表示150基本上都是常规水平NAND串——并不是各自沿着衬底的表面串联32个或更多个晶体管——而是旋转90度，以便垂直于衬底。垂直NAND串111和112是以串配置串联连接的薄膜晶体管(TFT)，该串配置从衬底上像摩天大楼一样升起，其中每一个TFT都有存储元件并且控制栅极由字线导体的相邻堆叠体中的一个字线导体提供。如图1b所示，在垂直NAND串的最简单实现方式中，TFT15和16是NAND串150的第一个和最后一个存储器晶体管，分别由分立的字线WL0和WL31控制。由信号BLS激活的位线选择晶体管11以及由信号SS激活的地选择晶本文档来自技高网...

【技术保护点】
1.一种存储器结构，包括：/n半导体衬底，具有实质平坦表面并包括其中形成用于存储器电路操作的电路；/n多个由半导体材料构成的有源列，在所述半导体衬底上方形成，每个有源列沿着与所述半导体衬底的平坦表面正交的第一方向延伸并包括第一重掺杂区域、第二重掺杂区域以及各与所述第一重掺杂区域和第二重掺杂区域二者相邻的一个或多个轻掺杂区域，其中，所述有源列布置在二维阵列中，所述二维阵列具有沿着第二方向延伸的有源列的行和沿着第三方向延伸的有源列的行，所述第二方向和所述第三方向各自平行于所述半导体衬底的所述平坦表面；/n电荷俘获材料，被提供在每个有源列的一个或多个表面之上；以及/n彼此之间电学隔离的多个字线导体，在多个堆叠体中被提供在所述有源列之间，每个堆叠体沿着所述第三方向纵向延伸，其中，所述有源列、所述电荷俘获材料和所述字线导体一起形成多个可变阈值的薄膜晶体管，每个可变阈值的薄膜晶体管包括所述字线导体中的相关联的一个字线导体、有源列的轻掺杂区域中的一部分、在所述轻掺杂区域中的所述部分与所述字线导体之间的电荷俘获材料、以及所述第一重掺杂区域和第二重掺杂区域；/n第一多个互连导体和第二多个互连导体，沿着所述第二方向分别在所述有源列上方和下方纵向延伸，其中(i)所述第一重掺杂区域形成局部位线并用作所述可变阈值的薄膜晶体管的第一漏极或源极端子，所述局部位线可选择地连接到所述第二多个互连导体中的相关联的一个互连导体，(ii)所述相关联的字线导体用作栅极端子以提供控制电压到所述可变阈值的薄膜晶体管；以及(iii)所述第二重掺杂区域形成局部源极线并用作所述可变阈值的薄膜晶体管的第二漏极或源极端子，所述局部源极线连接到所述第一多个互连导体中的相关联的一个互连导体。/n...

【技术特征摘要】
【国外来华专利技术】20180202 US 62/625,818;20180213 US 62/630,214;20181.一种存储器结构，包括：
半导体衬底，具有实质平坦表面并包括其中形成用于存储器电路操作的电路；
多个由半导体材料构成的有源列，在所述半导体衬底上方形成，每个有源列沿着与所述半导体衬底的平坦表面正交的第一方向延伸并包括第一重掺杂区域、第二重掺杂区域以及各与所述第一重掺杂区域和第二重掺杂区域二者相邻的一个或多个轻掺杂区域，其中，所述有源列布置在二维阵列中，所述二维阵列具有沿着第二方向延伸的有源列的行和沿着第三方向延伸的有源列的行，所述第二方向和所述第三方向各自平行于所述半导体衬底的所述平坦表面；
电荷俘获材料，被提供在每个有源列的一个或多个表面之上；以及
彼此之间电学隔离的多个字线导体，在多个堆叠体中被提供在所述有源列之间，每个堆叠体沿着所述第三方向纵向延伸，其中，所述有源列、所述电荷俘获材料和所述字线导体一起形成多个可变阈值的薄膜晶体管，每个可变阈值的薄膜晶体管包括所述字线导体中的相关联的一个字线导体、有源列的轻掺杂区域中的一部分、在所述轻掺杂区域中的所述部分与所述字线导体之间的电荷俘获材料、以及所述第一重掺杂区域和第二重掺杂区域；
第一多个互连导体和第二多个互连导体，沿着所述第二方向分别在所述有源列上方和下方纵向延伸，其中(i)所述第一重掺杂区域形成局部位线并用作所述可变阈值的薄膜晶体管的第一漏极或源极端子，所述局部位线可选择地连接到所述第二多个互连导体中的相关联的一个互连导体，(ii)所述相关联的字线导体用作栅极端子以提供控制电压到所述可变阈值的薄膜晶体管；以及(iii)所述第二重掺杂区域形成局部源极线并用作所述可变阈值的薄膜晶体管的第二漏极或源极端子，所述局部源极线连接到所述第一多个互连导体中的相关联的一个互连导体。


2.根据权利要求1所述的存储器结构，其中，所述第二多个互连导体包括沿着所述第二方向的有源列的每一行下方的多个位线段，其中，所述位线段可选择地彼此电学隔离并各自连接在该有源列的行中的预定数目的局部位线。


3.根据权利要求2所述的存储器结构，还包括多个区域位线段，其中，多个位线段可选择地连接到每个区域位线段。


4.根据权利要求2所述的存储器结构，还包括多个段选择晶体管，每个段选择的晶体管将对应的位线段可选择地连接到所述半导体衬底中的电路。


5.根据权利要求4所述的存储器结构，其中，所述半导体衬底中的电路包括遍及所述半导体衬底的平坦表面分布的多个感测放大器，所述感测放大器各由一个或多个段选择晶体管的不同组连接到对应的位线段。


6.根据权利要求4所述的存储器结构，其中，在所述半导体衬底中形成所述段选择晶体管。


7.根据权利要求2所述的存储器结构，其中，每个字线导体在所述字线导体的相对侧上的有源列中提供可变阈值的薄膜晶体管的栅极端子，并且其中，所述字线导体的相对侧上的相邻有源列中的局部位线与不同位线段相关联。


8.根据权利要求1所述的存储器结构，其中，所述第一多个互连导体包括沿着所述第二方向的有源列的每一行上方的多个源极线段，其中，所述源极线段各自连接在该有源列的行中的预定数目的局部位线。


9.根据权利要求8所述的存储器结构，其中，所述源极线段可选择地彼此电隔离。


10.根据权利要求9所述的存储器结构，还包括全局源极线和多个段选择晶体管，每个段选择晶体管将预定数目的源极线段连接到所述全局源极线。


11.根据权利要求10所述的存储器结构，还包括在每个有源列中的预充电晶体管，用于将所述有源列的局部源极线电连接到所述有源列的局部位线。


12.根据权利要求11所述的存储器结构，其中，由每个源极线段连接的局部源极线提供电容，所述电容在对一个或多个可变阈值的薄膜晶体管进行读取、编程、禁止编程或擦除操作期间在与所述源极线段相关联的有源列中用作虚拟...

【专利技术属性】
技术研发人员：E哈拉里，T严，
申请(专利权)人：日升存储公司，
类型：发明
国别省市：美国;US