三维存储器件制造技术

公开了3D存储器件以及用于形成其的方法的实施例。在一个示例中，3D存储器件包括：衬底；在衬底上的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构；与多个沟道结构的上端接触的导电层，导电层的至少部分在P型掺杂半导体层上；在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。

【技术实现步骤摘要】
【国外来华专利技术】三维存储器件相关申请的交叉引用本申请要求享受以下申请的优先权的权益：于2020年5月27日提交的名称为“THREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092499、于2020年5月27日提交的名称为“METHODSFORFORMINGTHREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092501、于2020年5月27日提交的名称为“THREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092504、于2020年5月27日提交的名称为“METHODSFORFORMINGTHREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092506、于2020年5月27日提交的名称为“THREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092512、以及于2020年5月27日提交的名称为“METHODSFORFORMINGTHREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092513，所有这些申请的全部内容通过引用的方式并入本文。
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
技术介绍
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。结果，用于平面存储单元的存储密度接近上限。3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
技术实现思路
本文公开了3D存储器件和用于形成3D存储器件的方法的实施例。在一个示例中，一种3D存储器件包括：衬底；在衬底上的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构；与多个沟道结构的上端接触的导电层，导电层的至少部分在P型掺杂半导体层上；在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。在另一示例中，一种3D存储器件包括：衬底；在衬底上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；以及各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构。多个沟道结构中的每个沟道结构包括存储膜和半导体沟道。存储膜的上端在半导体沟道的上端下方。3D存储器件还包括与多个沟道结构的半导体沟道接触的导电层。导电层的至少部分在P型掺杂半导体层上。在又一示例中，一种3D存储器件包括：第一半导体结构；第二半导体结构；以及在第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：包括交错的导电层和介电层的存储堆叠层；P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中并且电连接到外围电路的多个沟道结构；以及将多个沟道结构电连接的导电层，其包括金属硅化物层和金属层。附图说明并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实现和使用本公开内容。图1A示出了根据本公开内容的一些实施例的示例性3D存储器件的横截面的侧视图。图1B示出了根据本公开内容的一些实施例的另一示例性3D存储器件的横截面的侧视图。图1C示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。图2A示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。图2B示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。图2C示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。图3A-3P示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的制造过程。图4A-4Q示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的制造过程。图5A示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的方法的流程图。图5B示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的另一方法的流程图。图6A示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的方法的流程图。图6B示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的另一方法的流程图。将参考附图来描述本公开内容的实施例。具体实施方式尽管讨论了具体的配置和布置，但是应该理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用在各种其它应用中。应注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确地描述，结合其它实施例来实施这样的特征、结构或特性都在相关领域的技术人员的知识范围内。通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语同样可以被理解为传达单数用法或者传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的额外因素，这同样至少部分地取决于上下文。应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且包括“在某物上”且在其之间具有中间特征或层的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且可以包括“在某物上方”或“在某物之上”且在其之间没有中间特征或层的含义(即，直接在某物上)。此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器件，包括：/n衬底；/n在所述衬底上方的外围电路；/n在所述外围电路上方的包括交错的导电层和介电层的存储堆叠层；/n在所述存储堆叠层上方的P型掺杂半导体层；/n在所述P型掺杂半导体层中的N阱；/n多个沟道结构，其各自垂直地延伸穿过所述存储堆叠层进入所述P型掺杂半导体层中；/n与所述多个沟道结构的上端接触的导电层，其中，所述导电层的至少部分在所述P型掺杂半导体层上；/n第一源极触点，其在所述存储堆叠层上方并且与所述P型掺杂半导体层接触；以及/n第二源极触点，其在所述存储堆叠层上方并且与所述N阱接触。/n

【技术特征摘要】
【国外来华专利技术】20200527 CN PCT/CN2020/092506;20200527 CN PCT/CN201.一种三维(3D)存储器件，包括：
衬底；
在所述衬底上方的外围电路；
在所述外围电路上方的包括交错的导电层和介电层的存储堆叠层；
在所述存储堆叠层上方的P型掺杂半导体层；
在所述P型掺杂半导体层中的N阱；
多个沟道结构，其各自垂直地延伸穿过所述存储堆叠层进入所述P型掺杂半导体层中；
与所述多个沟道结构的上端接触的导电层，其中，所述导电层的至少部分在所述P型掺杂半导体层上；
第一源极触点，其在所述存储堆叠层上方并且与所述P型掺杂半导体层接触；以及
第二源极触点，其在所述存储堆叠层上方并且与所述N阱接触。


2.根据权利要求1所述的3D存储器件，其中，所述P型掺杂半导体层包括多晶硅。


3.根据权利要求1所述的3D存储器件，其中，所述3D存储器件被配置为：当执行擦除操作时，在所述P型掺杂半导体层与所述沟道结构之间形成空穴电流路径。


4.根据权利要求1至3中任一项所述的3D存储器件，其中，所述沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且所述存储膜的上端在所述半导体沟道的上端下方。


5.根据权利要求4所述的3D存储器件，其中，所述导电层包括金属硅化物层和金属层。


6.根据权利要求5所述的3D存储器件，其中，所述金属硅化物层与所述半导体沟道接触，并且所述金属层在所述金属硅化物层上方并且与所述金属硅化物层接触。


7.根据权利要求4至6中任一项所述的3D存储器件，其中，所述半导体沟道的延伸进入所述P型掺杂半导体层中的部分包括掺杂多晶硅。


8.根据权利要求1至7中任一项所述的3D存储器件，其中，所述P型掺杂半导体层的厚度小于大约50nm。


9.根据权利要求1至8中任一项所述的3D存储器件，还包括：在所述第一源极触点和所述第二源极触点上方的互连层，其中，所述互连层包括与所述第一源极触点接触的第一互连、以及与所述第二源极触点接触的第二互连。


10.根据权利要求9所述的3D存储器件，还包括：
穿过所述P型掺杂半导体层的第一触点，其中，所述P型掺杂半导体层至少通过所述第一源极触点、所述第一互连和所述第一触点电连接到所述外围电路；以及
穿过所述P型掺杂半导体层的第二触点，其中，所述N阱至少通过所述第二源极触点、所述第二互连和所述第二触点电连接到所述外围电路。


11.根据权利要求9或10所述的3D存储器件，还包括：穿过所述P型掺杂半导体层的第三触点，其中，所述互连层包括电连接到所述第三触点的触点焊盘。


12.根据权利要求1至11中任一项所述的3D存储器件，还包括：绝缘结构，其垂直地延伸穿过所述存储堆叠层并且横向地延伸以将所述多个沟道结构分成多个块，其中，所述绝缘结构的顶表面是与所述P型掺杂半导体层的底表面齐平的。


13.根据权利要求1至12中任一项所述的3D存储器件，还包括：在所述外围电路与所述存储堆叠层之间的键合界面。


14.根据权利要求1至13中任一项所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构的上端是与所述P型掺杂半导体层的顶表面齐平的，或者在所述P型掺杂半导体层的顶表面下方。


15.一种三维(3D)存储器件，包括：
衬底；
在所述衬底上方的包括交错的导电层和介电层的存储堆叠层；
在所述存储堆叠层上方的P型掺杂半导体层；
在所述P型掺杂半导体层中的N阱；
多个沟道结构，其各自垂直地延伸穿过所述存储堆叠层进入所述P型掺杂半导体层中，其中，所述多个沟道结构中的每个沟道结构包括存储膜和半导体沟道，所述存储膜的上端在所述半导体沟道的上端下方；以及
与所述多个沟道结构的所述半导体沟道接触的导电层，其中，所述导电层的至少部分在所述P型掺杂半导体层上。


16.根据权利要求15所述的3D存储器件，其中，所述导电层包括金属硅化物层和金属层。


17.根据权利要求16所述的3D存储器件，其中，所述金属硅化物层与所述半导体沟道接触...

【专利技术属性】
技术研发人员：张坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42