一种3D NAND存储器件及其制造方法技术

本申请提供一种3D NAND存储器件及其制造方法，该制造方法可以包括，提供衬底，在衬底上形成绝缘层和栅极层交替层叠的堆叠层的侧壁为台阶结构，台阶结构上覆盖有缓冲层以及缓冲层上的介质层，这样，对介质层和缓冲层进行刻蚀，可以形成贯穿至台阶结构的台阶接触孔，缓冲层在被刻蚀过程中产生聚合物以降低台阶接触孔的刻蚀速率，相当于在栅极层上形成一层保护层，在台阶接触孔的刻蚀过程中，保护层阻止对栅极层的刻蚀损伤，提高台阶接触孔的工艺窗口。

【技术实现步骤摘要】
一种3DNAND存储器件及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种3DNAND存储器件及其制造方法。
技术介绍
在3DNAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3DNAND存储器件。具体的，台阶结构上可以形成有介质层，对介质层进行刻蚀可以得到贯穿至台阶结构的台阶接触孔，台阶接触孔可以暴露台阶结构中的导电层，这样在台阶接触孔中填充导电材料后，可以形成台阶接触孔中的引出线，从而实现台阶处栅线的引出。然而，实际操作中，在对介质层进行刻蚀得到台阶接触孔的过程中，可能会对导电层造成损伤，在导电层较薄时，可能穿透导电层甚至导致不同的导电层之间错误连接，影响器件性能。如何实现可靠的栅极引出，是本领域一个重要的问题。
技术实现思路
有鉴于此，本申请的目的在于提供一种3DNAND存储器件及其制造方法，有效控制工艺质量，保证器件性能。为实现上述目的，本申请有如下技术方案：一种3DNAND存储器件的制造方法，包括：提供衬底；在所述衬底上形成绝缘层和栅极层交替层叠的堆叠层，所述堆叠层的侧壁为台阶结构；所述台阶结构上覆盖有缓冲层及所述缓冲层上的介质层；对所述介质层和所述缓冲层进行刻蚀，以形成贯穿至所述台阶结构的台阶接触孔；所述缓冲层在被刻蚀过程中产生聚合物以降低所述台阶接触孔的刻蚀速率。可选的，所述缓冲层包括氧化硅层及所述氧化硅层上的氮氧化硅层。可选的，所述氧化硅层的厚度范围为200-500A，所述氮氧化硅层的厚度范围为50-300A。可选的，所述氮氧化硅层中氮和氧的比例范围为10％-50％。可选的，在所述衬底上形成绝缘层和栅极层交替层叠的堆叠层，包括：在衬底上形成绝缘层和牺牲层交替层叠的堆叠层；在所述堆叠层的侧壁形成台阶结构；在所述台阶结构上覆盖缓冲层及其上的介质层；将所述牺牲层替换为栅极层。可选的，在形成所述台阶接触孔之后，还包括：在所述台阶接触孔中形成台阶接触部。本申请实施例还提供了一种3DNAND存储器件，包括：衬底；在所述衬底上的绝缘层和栅极层交替层叠的堆叠层，所述堆叠层的侧壁为台阶结构；所述台阶结构上覆盖有缓冲层及所述缓冲层上的介质层；贯穿所述介质层和所述缓冲层至所述台阶结构的台阶接触孔；所述缓冲层在被刻蚀过程中产生聚合物以降低所述台阶接触孔的刻蚀速率。可选的，所述缓冲层包括氧化硅层及所述氧化硅层上的氮氧化硅层。可选的，所述氧化硅层的厚度范围为200-500A，所述氮氧化硅层的厚度范围为50-300A。可选的，所述氮氧化硅层中氮和氧的比例范围为10％-50％。可选的，所述台阶接触孔中形成有台阶接触部。本申请实施例提供了一种3DNAND存储器件及其制造方法，该制造方法可以包括，提供衬底，在衬底上形成绝缘层和栅极层交替层叠的堆叠层的侧壁为台阶结构，台阶结构上覆盖有缓冲层以及缓冲层上的介质层，这样，对介质层和缓冲层进行刻蚀，可以形成贯穿至台阶结构的台阶接触孔，缓冲层在被刻蚀过程中产生聚合物以降低台阶接触孔的刻蚀速率，相当于在栅极层上形成一层保护层，在台阶接触孔的刻蚀过程中，保护层阻止对栅极层的刻蚀损伤，提高台阶接触孔的工艺窗口。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1示出了根据本申请实施例3DNAND存储器件的制造方法的流程示意图；图2-9示出了根据本申请实施例的制造方法形成存储器件过程中的结构示意图。具体实施方式为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，堆叠层的边缘可以形成有台阶结构，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3DNAND存储器件。具体的，台阶结构上可以形成有介质层，对介质层进行刻蚀可以得到贯穿至台阶结构的台阶接触孔，台阶接触孔可以暴露台阶结构中的导电层，这样台阶接触孔中填充导电材料后，可以形成台阶接触孔中的引出线，从而实现台阶处栅线的引出。然而，实际操作中，在对介质层进行刻蚀得到台阶接触孔的过程中，可能对导电层造成损伤，在导电层的厚度较小时，可能穿透导电层甚至导致不同的导电层之间错误连接，影响器件性能。因此，如何实现可靠的栅极引出，是本领域一个重要的问题。基于以上技术问题，本申请实施例提供了一种3DNAND存储器件及其制造方法，该制造方法可以包括，提供衬底，在衬底上形成绝缘层和栅极层交替层叠的堆叠层的侧壁为台阶结构，台阶结构上覆盖有缓冲层以及缓冲层上的介质层，这样，对介质层和缓冲层进行刻蚀，可以形成贯穿至台阶结构的台阶接触孔，缓冲层在被刻蚀过程中产生聚合物以降低台阶接触孔的刻蚀速率，相当于在栅极层上形成一层保护层，在台阶接触孔的刻蚀过程中，保护层阻止对栅极层的刻蚀损伤，提高台阶接触孔的工艺窗口。为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-9对具体的实施例进行详细的描述。参考图1所示，为本申请实施例提供的一种3DNAND存储器件的制造方法的流程图，该方法包括以下步骤：S01，提供衬底100，参考图2所示。在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。S02，在衬底100上形成绝缘层1101和栅极层1103交替层叠的堆叠层110，堆叠层110的侧壁为台阶结构111，台阶结构111上覆盖有缓冲层及缓冲层上的介质层13本文档来自技高网...

【技术保护点】
1.一种3D NAND存储器件的制造方法，其特征在于，包括：/n提供衬底；/n在所述衬底上形成绝缘层和栅极层交替层叠的堆叠层，所述堆叠层的侧壁为台阶结构；所述台阶结构上覆盖有缓冲层及所述缓冲层上的介质层；/n对所述介质层和所述缓冲层进行刻蚀，以形成贯穿至所述台阶结构的台阶接触孔；所述缓冲层在被刻蚀过程中产生聚合物以降低所述台阶接触孔的刻蚀速率。/n

【技术特征摘要】
1.一种3DNAND存储器件的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成绝缘层和栅极层交替层叠的堆叠层，所述堆叠层的侧壁为台阶结构；所述台阶结构上覆盖有缓冲层及所述缓冲层上的介质层；
对所述介质层和所述缓冲层进行刻蚀，以形成贯穿至所述台阶结构的台阶接触孔；所述缓冲层在被刻蚀过程中产生聚合物以降低所述台阶接触孔的刻蚀速率。


2.根据权利要求1所述的方法，其特征在于，所述缓冲层包括氧化硅层及所述氧化硅层上的氮氧化硅层。


3.根据权利要求2所述的方法，其特征在于，所述氧化硅层的厚度范围为200-500A，所述氮氧化硅层的厚度范围为50-300A。


4.根据权利要求2所述的方法，其特征在于，所述氮氧化硅层中氮和氧的比例范围为10％-50％。


5.根据权利要求1-4任意一项所述的方法，其特征在于，在所述衬底上形成绝缘层和栅极层交替层叠的堆叠层，包括：
在衬底上形成绝缘层和牺牲层交替层叠的堆叠层；
在所述堆叠层的侧壁形成台阶结构；
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【专利技术属性】
技术研发人员：张文杰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42