三维存储器件制造技术

公开了3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、处于衬底上的外围电路、处于外围电路以上的包括交替的导电层和电介质层的存储堆叠体、处于存储堆叠体以上的P型掺杂半导体层、各自垂直地延伸穿过存储堆叠体到P型掺杂半导体层中的多个沟道结构、以及处于存储堆叠体以上并且与P型掺杂半导体层接触的源极触点。所述多个沟道结构中的每个沟道结构的上端与P型掺杂半导体层的顶表面平齐或处于所述顶表面以下。

【技术实现步骤摘要】
【国外来华专利技术】三维存储器件
本公开的实施例涉及三维(3D)存储器件及其制作方法。
技术介绍
通过改进工艺技术、电路设计、程序算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，并且成本更加高昂。因此，针对平面存储单元的存储密度接近上限。3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
技术实现思路
本文公开了3D存储器件及其形成方法的实施例。在一个示例中，一种3D存储器件包括衬底；处于衬底上的外围电路；处于外围电路以上的包括交替的导电层和电介质层的存储堆叠体；处于存储堆叠体以上的P型掺杂半导体层；多个沟道结构，每个所述沟道结构垂直地延伸穿过存储堆叠体到P型掺杂半导体层中；以及处于存储堆叠体以上并且与P型掺杂半导体层接触的源极触点。多个沟道结构中的每个沟道结构的上端与P型掺杂半导体层的顶表面平齐或处于所述顶表面以下。在另一示例中，一种3D存储器件包括：衬底；处于衬底以上的包括交替的导电层和电介质层的存储堆叠体；处于存储堆叠体以上的P型掺杂半导体层；处于P型掺杂半导体层中的N阱；多个沟道结构，每个沟道结构垂直地延伸穿过存储堆叠体到P型掺杂半导体层中；处于存储堆叠体以上并且与P型掺杂半导体层接触的第一源极触点；以及处于存储堆叠体以上并且与N阱接触的第二源极触点。在又一示例中，一种3D存储器件包括：第一半导体结构、第二半导体结构以及处于第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：包括交替的导电层和电介质层的存储堆叠体、P型掺杂半导体层以及多个沟道结构，每个所述沟道结构垂直地延伸穿过存储堆叠体到P型掺杂半导体层中并且电连接至外围电路。P型掺杂半导体层包括围绕多个沟道结构中的每个沟道结构的延伸到P型掺杂半导体层中的部分的半导体插塞。半导体插塞的掺杂浓度不同于P型掺杂半导体层的其余部分的掺杂浓度。附图说明被并入本文并形成说明书的部分的附图例示了本公开的实施例并且与说明书一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。图1示出了根据本公开的一些实施例的示例性3D存储器件的截面的侧视图。图2示出了根据本公开的一些实施例的另一示例性3D存储器件的截面的侧视图。图3A–3N示出了根据本公开的一些实施例的用于形成示例性3D存储器件的制作工艺。图4A-4O示出了根据本公开的一些实施例的用于形成另一示例性3D存储器件的制作工艺。图5A示出了根据本公开的一些实施例的用于形成示例性3D存储器件的方法的流程图。图5B示出了根据本公开的一些实施例的用于形成示例性3D存储器件的另一方法的流程图。图6A示出了根据本公开的一些实施例的用于形成另一示例性3D存储器件的方法的流程图。图6B示出了根据本公开的一些实施例的用于形成另一示例性3D存储器件的另一方法的流程图。将参考附图描述本公开的实施例。具体实施方式尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。应当指出，在说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。一般而言，可以至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中使用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，并且相反，再次至少部分地取决于语境，可以允许存在额外的未必明确表述的因素。应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，“在……上”不仅意味着直接处于某物上，还包含在某物上，其中其间具有中间特征或层的含义，以及“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上，其中其间没有中间特征或层的含义(即，直接处于某物上)。此外，文中为了便于说明可以利用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释本文中使用的空间相对描述词。文中使用的“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的半导体材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶圆等形成。文中使用的“层”一词可以指包括具有一定厚度的区域的材料部分。层可以延伸在整个的下层结构或上覆结构之上，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是同质或者非同质的连续结构的一个区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间的任何成对水平面之间，或者位于所述顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(在其中形成互连线和/或垂直互连通道(通孔)触点)以及一个或多个电介质层。文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段内设置的部件或工艺操作的特征或参数的预期或目标值连同高于和/或低于所述预期值的值的范围。所述值的范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“大约”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“大约”一词可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。文中使用的“3D存储器件”一词是指具有垂直取向存储单元晶体管串(文中称为“存储串”，例如，NAND存储串)的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，从而使得所述存储串相对于衬底沿垂直方向延伸。文中使用的词语“垂直/垂直本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器件，包括：/n衬底；/n处于所述衬底上的外围电路；/n处于所述外围电路以上的包括交替的导电层和电介质层的存储堆叠体；/n处于所述存储堆叠体以上的P型掺杂半导体层；/n多个沟道结构，每个所述沟道结构垂直地延伸穿过所述存储堆叠体到所述P型掺杂半导体层中，其中，所述多个沟道结构中的每个沟道结构的上端与所述P型掺杂半导体层的顶表面平齐或处于所述顶表面以下；以及/n处于所述存储堆叠体以上并且与所述P型掺杂半导体层接触的第一源极触点。/n

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底上的外围电路；
处于所述外围电路以上的包括交替的导电层和电介质层的存储堆叠体；
处于所述存储堆叠体以上的P型掺杂半导体层；
多个沟道结构，每个所述沟道结构垂直地延伸穿过所述存储堆叠体到所述P型掺杂半导体层中，其中，所述多个沟道结构中的每个沟道结构的上端与所述P型掺杂半导体层的顶表面平齐或处于所述顶表面以下；以及
处于所述存储堆叠体以上并且与所述P型掺杂半导体层接触的第一源极触点。


2.根据权利要求1所述的3D存储器件，进一步包括：
处于所述P型掺杂半导体层中的N阱；以及
处于所述存储堆叠体以上并且与所述N阱接触的第二源极触点。


3.根据权利要求2所述的3D存储器件，进一步包括：处于所述第一源极触点和所述第二源极触点以上的互连层，其中，所述互连层包括与所述第一源极触点接触的第一互连以及与所述第二源极触点接触的第二互连。


4.根据权利要求3所述的3D存储器件，进一步包括：
穿过所述P型掺杂半导体层的第一触点，其中，所述P型掺杂半导体层至少通过所述第一源极触点、所述第一互连和所述第一触点电连接至所述外围电路；以及
穿过所述P型掺杂半导体层的第二触点，其中，所述N阱至少通过所述第二源极触点、所述第二互连和所述第二触点电连接至所述外围电路。


5.根据权利要求3或4所述的3D存储器件，进一步包括穿过所述P型掺杂半导体层的第三触点，其中，所述互连层包括电连接至所述第三触点的触点焊盘。


6.根据权利要求1-5中的任何一项所述的3D存储器件，其中，所述P型掺杂半导体层包括多晶硅。


7.根据权利要求1-5中的任何一项所述的3D存储器件，其中，所述P型掺杂半导体层包括单晶硅。


8.根据权利要求1-7中的任何一项所述的3D存储器件，其中，所述沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且所述存储膜的上端处于所述半导体沟道的上端以下。


9.根据权利要求8所述的3D存储器件，其中，所述存储膜的所述上端处于所述P型掺杂半导体层的所述顶表面以下，并且所述半导体沟道的所述上端与所述P型掺杂半导体层的所述顶表面平齐或处于所述顶表面以下。


10.根据权利要求8或9所述的3D存储器件，其中，所述半导体沟道的延伸到所述P型掺杂半导体层中的部分包括掺杂多晶硅。


11.根据权利要求10所述的3D存储器件，其中，所述P型掺杂半导体层包括围绕所述半导体沟道的所述部分并且与所述部分接触的半导体插塞，并且所述半导体插塞的掺杂浓度不同于所述P型掺杂半导体层的其余部分的掺杂浓度。


12.根据权利要求1-11中的任何一项所述的3D存储器件，进一步包括绝缘结构，所述绝缘结构垂直地延伸穿过所述存储堆叠体并且横向延伸，以将所述多个沟道结构分成多个块。


13.根据权利要求12所述的3D存储器件，其中，所述绝缘结构被填充有一种或多种电介质材料。


14.根据权利要求12或13所述的3D存储器件，其中，所述绝缘结构的顶表面与所述P型掺杂半导体层的底表面平齐。


15.根据权利要求1-14中的任何一项所述的3D存储器件，进一步包括处于所述外围电路和所述存储堆叠体之间的键合界面。


16.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底以上的包括交替的导电层和电介质层的存储堆叠体；
处于所述存储堆叠体以上的P型掺杂半导体层；
处于所述P型掺杂半导体层中的N阱；
多个沟道结构，每个所述沟道结构垂直地延伸穿过所述存储堆叠体到所述P型掺杂半导体层中；
处于所述存储堆叠体以上并且与所述P型掺杂半导体层接触的第一源极触点；以及
处于所述存储堆叠体以上并且与所述N阱接触的第二源极触点。


17.根据权利要求16所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构的上端与所述P型掺杂半导体层的顶表面平齐或处于所述顶表面以下。


18.根据权利要求16或17所述的3D存储器件，其中，所述多个沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且所述存储膜的上端处于所述半导体沟道的上端以下。


19.根据权利要求18所述的3D存储器件，其中，所述存储膜的所述上端处于所述P型掺杂半导体层的所述顶表面以下，并且所述半导体沟道的所述上端与所述P型掺杂半导体层的所述顶表面平齐或处于所述顶表面以下。


20.根据权利要求18或19所述的3D存储器件，其中，所述半导体沟道的延伸到所述P型掺杂半导体层中的部分包括掺杂多晶硅。
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【专利技术属性】
技术研发人员：张坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42