神经网络智能芯片及其形成方法技术

本发明专利技术涉及一种神经网络智能芯片及其形成方法，所述神经网络智能芯片包括：存储模块，包括若干存储块；计算模块，包括若干逻辑单元，所述逻辑单元与所述存储块一一对应连接，所述逻辑单元用于获取对应存储块内的数据以及向对应存储块内存入数据。所述神经网络智能芯片具有高带宽高计算速率。

【技术实现步骤摘要】
神经网络智能芯片及其形成方法
本专利技术涉及集成电路领域，尤其涉及一种神经网络智能芯片及其形成方法。
技术介绍
如今，基于深度神经网络的人工智能已被证明在许多应用中能够辅助甚至替代人类，如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。基于神经网络的一般芯片结构虽然在人工智能领域取得了瞩目的成果，但是由于运算量和数据量巨大，智能芯片的计算速度依旧面临巨大的挑战，现有的智能芯片中，通常将数据存放于神经网络计算芯片外部的DRAM存储器内，存储芯片与神经网络计算芯片之间通过外部转接板的封装连线连接。由于外部转接板的空间有限，限制了连线的数量与距离，导致DRAM存储器与神经网络计算芯片之间的数据传输带宽受限；并且由于外部转接板的接口处存在大电容，数据传输承受着沉重的负载，导致功耗较高；以及外部封装连线具有高电容和高电感，限制了数据传输上限和功耗下限；并且，目前神经网络计算芯片内通过SRAM存储器与外部的DRAM存储器之间进行数据的传输和存储，因此，SRAM存储器的数量也进一步限制了与DRAM存储器之间的数据传输速度，为了提高芯片运算速度，需要使用大量的SRAM存储器，由于SRAM存储器占用的芯片面积较大，因而又会导致成本和功耗增大。以上这些问题均导致了智能芯片的运算速度面临较大的瓶颈。
技术实现思路
本专利技术所要解决的技术问题是，提供一种神经网络智能芯片及其形成方法，提高芯片的计算速度。为了解决上述问题，本专利技术提供了一种神经网络智能芯片，包括：存储模块，包括若干存储块；计算模块，包括若干逻辑单元，所述逻辑单元与所述存储块一一对应连接，所述逻辑单元用于获取对应存储块内的数据以及向对应存储块内存入数据。可选的，所述计算模块形成于逻辑基底内，所述存储模块形成于存储基底内，所述存储基底与逻辑基底之间堆叠键合连接。可选的，所述逻辑单元与对应的存储块之间通过逻辑基底和存储基底内的互连结构实现电连接。可选的，所述存储模块形成于单层存储基底或多层堆叠连接的存储基底内。可选的，所述及计算模块形成于单层逻辑基底或多层堆叠连接的逻辑基底内。可选的，所述存储模块为DRAM存储模块、MRAM存储模块或者PRAM存储模块中的至少一种。可选的，还包括与各存储块一一对应连接的存储逻辑电路，所述存储逻辑电路形成于所述存储块所在的存储基底内，或者形成于存储电路基底内，所述存储电路基底与所述存储基底堆叠键合连接。可选的，每个逻辑单元包括乘法器、累加器、运算逻辑电路以及锁存器。为解决上述问题，本专利技术的技术方案还提供一种神经网络智能芯片的形成方法，包括：形成计算模块，所述计算模块包括若干逻辑单元；形成存储模块，所述存储模块包括若干存储块；将若干逻辑单元与若干存储块之间一一对应连接。可选的，在存储基底内形成所述存储模块，在逻辑基底内形成计算模块；将所述存储基底和所述逻辑基底堆叠键合连接，以实现若干逻辑单元与若干存储块之间的一一对应连接。可选的，在单层或多层堆叠连接的存储基底内形成所述存储模块。可选的，在单层或多层堆叠连接的逻辑基底内形成所述计算模块。可选的，所述存储模块为DRAM存储模块、MRAM存储模块或者PRAM存储模块中的至少一种。本专利技术的神经网络智能芯片中，存储模块包括多个存储块，计算模块包括多个逻辑单元，逻辑单元与存储块之间一一对应连接，逻辑单元从对应的存储块之间进行数据传输，可以提高存储模块与计算模块之间的的数据传输带宽，从而提高芯片计算能力。进一步，所述存储模块和计算模块分别位于不同的基底上，通过3D堆叠键合连接，可以减小存储块与逻辑单元之间的连接路径，从而连接的负载电容、电感均较小，从而使得数据传输速率、带宽都得到提高，且功耗降低。附图说明图1和图2为本专利技术的具体实施方式的神经网络智能芯片的结构示意图；图3为本专利技术的具体实施方式的神经网络智能芯片的形成过程的流程示意图。具体实施方式下面结合附图对本专利技术提供的神经网络智能芯片及其形成方法的具体实施方式做详细说明。请参考图1，为本专利技术一具体实施方式的神经网络智能芯片的结构示意图。所述智能芯片包括：存储模块，包括若干存储块101；计算模块，包括若干逻辑单元102，所述逻辑单元102与所述存储块101一一对应连接，所述逻辑单元102用于获取对应存储块101内的数据以及向对应存储块内存入数据。需要注意的是，图1为该具体实施方式中的智能芯片的功能模块连接结构示意图，并非实际的物理结构示意图。由于每个逻辑单元102与各自对应的存储块101之间进行数据传输，包括数据读取以及存储，因而整个计算模块与整个存储模块之间的数据传输带宽增大。每个逻辑单元102与存储块101的连接对作为神经网络的一个节点，每个节点均可以同时进行数据的运算和传输，多个节点构成神经网络处理单元，提高了智能芯片的计算速度。所述各个逻辑单元102可以被分配执行不同的计算功能，例如部分逻辑单元102用于进行计算，部分逻辑单元102用于进行训练；而针对逻辑单元102的功能和需求，可以为每个逻辑单元102分配具有合适存储能力的存储块101。所述存储模块为DRAM存储模块，在其他具体实施方式中，也可以采用其他存储类型的存储模块，例如MRAM存储模块、PRAM存储模块等。所述逻辑单元102包括乘法器、累加器、运算逻辑电路以及锁存器等器件以及电路。在一些具体实施方式中，所述逻辑单元102还包括SRAM存储器，以作为数据传输的缓存。在本专利技术的具体实施方式中，所述逻辑单元102内也可以不设置SRAM存储器，由于逻辑单元102与存储块101之间的传输速率非常快，且带宽很大，可以无需在所述逻辑单元102内设置SRAM存储器，直接对存储块101内的数据进行高速读取和存储。在其他具体实施方式中，至少部分逻辑单元102之间也可以相互连接，以满足计算模块的功能需求；至少部分存储块101之间也可以相互连接，以满足数据存储需求。所述存储模块可以形成于一基底上，通过基底内的隔离结构以及电路连接结构等，将存储模块分割为多个存储块101，可以分别独立的进行数据存储、读取和擦除控制。所述存储模块与所述计算模块可以分别位于不同的裸芯片上，然后封装于同一封装基板上进行封装，通过封装基板上的封装连线，实现各存储块101与各逻辑单元102之间的连接。为了进一步减少封装连线及其带来的电容、电感等对数据传输速度以及带宽的限制，本专利技术的具体实施方式中，还提供一种3D堆叠的智能芯片结构。请参考图2，为本专利技术另一具体实施方式的智能芯片的结构示意图。该具体实施方式中，所述智能芯片的计算模块形成于逻辑基底201内，所述存储模块形成于存储基底202内，所述存储基底201与逻辑基底202之间堆叠键合连接。所述逻辑单元2011与对应的存储块之间通过逻辑基底201和存储基底202内的互连结构实现电连接。所述逻辑基底201和存储基本文档来自技高网...

【技术保护点】
1.一种神经网络智能芯片，其特征在于，包括：/n存储模块，包括若干存储块；/n计算模块，包括若干逻辑单元，所述逻辑单元与所述存储块一一对应连接，所述逻辑单元用于获取对应存储块内的数据以及向对应存储块内存入数据。/n

【技术特征摘要】
1.一种神经网络智能芯片，其特征在于，包括：
存储模块，包括若干存储块；
计算模块，包括若干逻辑单元，所述逻辑单元与所述存储块一一对应连接，所述逻辑单元用于获取对应存储块内的数据以及向对应存储块内存入数据。


2.根据权利要求1所述的神经网络智能芯片，其特征在于，所述计算模块形成于逻辑基底内，所述存储模块形成于存储基底内，所述存储基底与逻辑基底之间堆叠键合连接。


3.根据权利要求2所述的神经网络智能芯片，其特征在于，所述逻辑单元与对应的存储块之间通过逻辑基底和存储基底内的互连结构实现电连接。


4.根据权利要求2所述的神经网络智能芯片，其特征在于，所述存储模块形成于单层存储基底或多层堆叠连接的存储基底内。


5.根据权利要求2所述的神经网络智能芯片，其特征在于，所述及计算模块形成于单层逻辑基底或多层堆叠连接的逻辑基底内。


6.根据权利要求1所述的神经网络智能芯片，其特征在于，所述存储模块为DRAM存储模块、MRAM存储模块或者PRAM存储模块中的至少一种。


7.根据权利要求2所述的神经网络智能芯片，其特征在于，还包括与各存储块一一对应连接的存储逻辑电路，所述存储逻辑电路形成于所述存储块...

【专利技术属性】
技术研发人员：陈文良，谭经纶，马林，谢志峰，亚历山大，
申请(专利权)人：芯盟科技有限公司，爱普科技股份有限公司，
类型：发明
国别省市：浙江;33